Modelsim仿真 1分析和总结.docx

实验一

编写一个测试文件，完成对1位全加器的仿真工程名称：add1_tb

一、 创建文件

`timescale1ns/1nsmoduleadd1_tb;

rega,b;

wirecin,sum;parameterdely=100;add1ul(a,b,sum,cin);initialbegin

a=1b0;b=1b0;

#delya=1b0;b=1b1;#delya=1b0;b=1b1;#delya=1b1;b=1b1;#delya=1b1;b=1b0;#delya=1b1;b=1b1;

endendmodule

二．测试结果

实验二

编写一个测试文件，完成对数据选择器的仿真

一．创建文件

`timescale1ns/1nsmodulemux4_tb;regin0,in1,in2,in3;reg[1:0]sel;

wireout;

parameterdely=100;

mux4_1ul(out,in0,in1,in2,in3,sel);initial

begin

sel=2b00;in0=0;in1=0;in2=0;in3=0;#delysel=2b01;in0=1;in1=1;in2=0;in3=0;#delysel=2b01;in0=1;in1=1;in2=0;in3=0;#delysel=2b10;in0=1;in1=1;in2=0;in3=1;#delysel=2b10;in0=1;in1=1;in2=1;in3=0;#delysel=2b11;in0=1;in1=1;in2=0;in3=1;#delysel=2b11;in0=1;in1=1;in2=0;in3=0;

end

endmodule

二．测试结果

实验三

编写一个测试文件，完成对模60计数器的仿真

一．创建文件

`timescale1ns/1nsmodulem60_tb;

regclk,ld,clr_n;wire[5:0]q;

parameterdelay=1000;integeri;

m60ul(clk,q,clr_n,ld);initial

begin

clk=0;ld=0;clr_n=1;

#(delay/2) clk=0;ld=0;clr_n=0;#(delay/2) clk=1;ld=0;clr_n=0;#delayclk=0;ld=0;clr_n=1;#delayclk=1;ld=0;clr_n=1;#delayclk=0;ld=0;clr_n=1;

#(delay/2) clk=0;ld=1;clr_n=1;#(delay/2) clk=1;ld=1;clr_n=1;#delayclk=0;ld=1;clr_n=1;#delayclk=1;ld=0;clr_n=1;

for(i=0;i400;i=i+1)#delay clk=~clk;

endendmodule

二．测试结果

实验四

模

模60BCD码计数器的仿真

`timescale1ns/1nsmodulecouner_bcd_tb;

`timescale1ns/1nsmodulecouner_bcd_tb;

regclk,clr_n;wire[3:0]Q_h,Q_l;wirecin_l;parameterdelay=1;integeri;

counter_bcdu1(clk,clr_n,Q_h,Q_l,cin_l);initial

begin

#delayclk=0;clr_n=1;#delayclk=1;clr_n=0;#delayclk=0;clr_n=0;#delayclk=1;clr_n=1;for(i=0;i200;i=i+1)#delayclk=~clk;

end

endmodule

二．波形仿真

实验五

4bit

4bit加减计数器的仿真

`timescale 1ns/1ns

`timescale 1ns/1ns

modulecounter_updown_tb;regclk,clr_n,up_down,ld;reg[3:0]D;

wire[3:0]Q;parameterdelay=100;integeri;

counter_updownu1(clk,Q,clr_n,up_down,ld,D);initial

begin

clk=0;D=0;clr_n=0;up_down=0;ld=0;#delayclk=1;clr_n=1;for(i=0;i200;i=i+1)

#delayclk=~clk;end

endmodule

二．波形仿