张俊鸿_基于Libero的数字逻辑设计仿真及验证实验实验报告（2020_1）.docxVIP

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数字逻辑与系统设计

实验报告

学院计算机学院

专业计算机科学与技术

年级班别2020级（3）班

学号3120005043

学生姓名张俊鸿

指导教师张海笑

2022年1月

基于LiberoSoC的数字逻辑实验

序号

实验内容

完成情况

1

基本门电路

2

门电路综合实验

3

组合逻辑电路实验

4

实验考核

5

时序逻辑电路实验

6

有限状态机实验

7

综合实验

8

实验考核

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实验报告

实验题目基于LiberoSoc的基本门电路实验

注：所有基于LiberoSoc的实验，都在一个工程项目中完成。

工程文件名（ProjectName）：D学号+下划线+姓名拼音首字母

例：学号3115000001姓名张小童，工程文件名为：D3115000001_zxt

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、新建一个设计代码文件（VerilogSourceFile）

文件命名规则举例：3115000001_BasGate.v（注：蓝色部分为学号）

新建一个测试平台文件（HDLStimulusFile），文件命名：test_BasGate.v

2、在设计代码文件中，建立一个功能模块，要求如下：

模块名举例：zxt_BasGate（注：蓝色部分为姓名首字母）

输入信号：A,B

输出信号：Y1，Y2，Y3，Y4，Y5，Y6

逻辑功能：Y1~Y5分别实现A、B的与、与非、或、或非、异或逻辑，Y6实现A的非逻辑。

3、设计测试平台，对上述功能模块进行功能仿真（综合前仿真）

测试平台模块名举例：test_zxt_BasGate（注：蓝色部分为姓名首字母）

4、对上述功能模块进行综合，并进行综合后仿真。

5、对上述功能模块进行布局布线，并进行布局布线后的仿真。

6、烧录及接电测试

7、记录实验过程。

8、保存工程文档。

四、实验结果和数据处理

1、门电路模块清单及测试平台代码清单

（1）硬件功能模块的代码清单（关键代码应有注释）

modulezjh_BasGate(A,B,Y1,Y2,Y3,Y4,Y5,Y6);

inputA,B;

outputY1,Y2,Y3,Y4,Y5,Y6;

//连续赋值语句一般用于描述组合逻辑

assignY1=AB; //与

assignY2=~(AB); //与非

assignY3=A|B; //或

assignY4=~(A|B); //或非

assignY5=A^B; //异或

assignY6=~A; //非

endmodule

（2）测试平台模块的代码清单（关键语句应有注释）

`timescale10ns/1ns

moduletest_zjh_BasGate;

rega,b;

wirey1,y2,y3,y4,y5,y6;

zjh_BasGateu0(a,b,y1,y2,y3,y4,y5,y6);

//调用前面的gates模块，按端口连接

initial a,b的值将按照00-01-11-10的顺序产生

begin

a=0;b=0;

#10b=1;

#10a=1;

#10b=0;

end

endmodule

2、综合前仿真结果（截图）。

先将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，再对窗口截图。后面实验中的仿真使用相同方法处理。

3、综合结果（截图）。

先将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）

4、综合后仿真结果（截图）。

5、布局布线的引脚分配（截图）。

6、第三次仿真结果（布局布线后）（截图）。

7、回答问题：3次仿真，输出信号是否有延迟，延迟时间约为多少？

答：第一次仿真没有延迟，第二次和三次仿真延迟约0.3ns。

8、更改布局布线分配的引脚，对延迟时间是否有影响？

答：有影响

实验报告

实验题目基于LiberoSoc的基本门电路综合实验

一、实验目的