广工-EDA实验报告 -总.docxVIP

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数字逻辑与系统设计

实验报告

学院计算机学院

专业软件工程

年级班别2018级（）班

学号

学生姓名

指导教师

2019年12月

成绩评定栏（教师填写）

平时

实验

实验报告

总评百分制

总评等级

签名

___计算机__学院软件工程专业__班

学号姓名教师评定_______________

实验题目_基于Libero的数字逻辑设计仿真及验证实验_____

序号

实验内容

完成情况

6

用EDA设计仿真基本门电路并烧录验证

7

用EDA设计仿真组合逻辑电路74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511并烧录验证

8

用EDA设计仿真时序逻辑电路74HC74、74HC112、74HC194并烧录验证

9

综合实验（至少做三道综合题），使用Smartdesign工具来设计

10

大考核：在规定时间内完成老师布置的题目并给老师现场检查

实验报告

基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。

二、实验环境及仪器

1、Libero仿真软件。

2、数字逻辑与系统设计实验箱。

3、ActelA3P060FPGA芯片及FlashPro5烧录器。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86的综合结果，以及相应的仿真结果。

5、将各芯片的综合后仿真结果拍照或截图发送至老师的微信。

四、实验结果和数据处理

1、74HC00模块及测试平台代码清单

//74HC00代码-与非

//74HC00测试平台代码

2、第一次仿真结果（截图，注明对应的模块）

3、综合结果（截图，注明对应的模块）

4、第二次仿真结果（综合后）（截图，注明对应的模块）。

有延时，延时大概为290ps。

5、第三次仿真结果（布局布线后）（截图，注明对应的模块）。

有延时，延时大概为7820ps。无竞争冒险。

6、引脚图

1、74HC02所有模块及测试平台代码清单

//74HC02代码-或非

//74HC02测试平台代码

2、第一次仿真结果（截图，注明对应的模块）

综合结果（截图，注明对应的模块）

4、第二次仿真结果（综合后）（截图，注明对应的模块）。

有延时，延时大概为300ps。

5、第三次仿真结果（布局布线后）（截图，注明对应的模块）。

有延时，延时大概为7241ps。无竞争冒险。

6、引脚图

1、74HC04模块及测试平台代码清单

//74HC04代码-非

//74HC04测试平台代码

2、第一次仿真结果（截图，注明对应的模块）

3、综合结果（截图，注明对应的模块）

4、第二次仿真结果（综合后）（截图，注明对应的模块）。

有延时，延时大概为300ps。

5、第三次仿真结果（布局布线后）（截图，注明对应的模块）。

有延时，延时大概为6859ps。无竞争冒险。

6、引脚图

1、74HC08模块及测试平台代码清单

//74HC08代码-与

//74HC08测试平台代码

2、第一次仿真结果（截图，注明对应的门电路）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）

3、综合结果（截图，注明对应的门电路）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）

第二次仿真结果（综合后）（截图，注明对应的门电路）。回答输出信号是否有延迟，延迟时间约为多少？

有延时，约为290ps，无竞争冒险

5、第三次仿真结果（布局布线后）（截图，注明对应的门电路）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。

有延时，约为7520ps，无竞争冒险

6、//引脚图

1、74HC32模块及测试平台代码清单

//74HC32代码-或

//74HC32测试平台代码

2、第一次仿真结果（截图，注明对应的模块）

综合结果（截图，