5 基于Libero的数字逻辑设计仿真及验证实验实验报告（现代部分）-第4-7次实验-v2.docxVIP

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___计算机__学院__网络工程__专业__2班

学号_3219005307_姓名__戴嘉欣__教师评定_______________

实验题目_基于Libero的数字逻辑设计仿真及验证实验_____

序号

实验内容

完成情况

4

用EDA设计仿真基本门电路并烧录验证

用EDA设计仿真组合逻辑电路74HC148、74HC138并烧录验证

5

用EDA设计仿真组合逻辑电路74HC153、74HC85、74HC283、74HC4511并烧录验证

课件5-5-3EDA开发综合实例3SmartDesign的使用

6

中华好声音表决电路

用EDA设计仿真时序逻辑电路74HC74、74HC112、74HC194并烧录验证

7

综合实验（至少做3道综合题），使用SmartDesign工具来设计

8

大考核：在规定时间内完成老师布置的题目并给老师现场检查

实验报告

基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。

二、实验环境及仪器

1、Libero仿真软件。

2、数字逻辑与系统设计实验箱。

3、ActelA3P060FPGA芯片及FlashPro5烧录器。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86的综合结果，以及相应的仿真结果。

四、实验结果和数据处理

1、所有模块及测试平台代码清单

//74HC00代码-与非

modulehc00(a,b,y);

input[4:1]a,b;

output[4:1]y;

reg[4:1]y;

always@(a,b)

y=~(ab);

endmodule

//74HC00测试平台代码

`timescale1ns/1ns

moduletesthc00();

reg[4:1]pa,pb;

wire[4:1]y;

hc00test74hc00(pa,pb,y);

initial

begin

pa=4b0000;pb=4b0001;

#10pb=pb1;

#10pb=pb1;

#10pb=pb1;

pa=4b1111;pb=4b0001;

#10pb=pb1;

#10pb=pb1;

#10pb=pb1;

end

endmodule

//74HC02代码-或非

modulehc02(a,b,y);

input[4:1]a,b;

output[4:1]y;

reg[4:1]y;

always@(a,b)

y=~(a|b);

endmodule

//74HC02测试平台代码

`timescale1ns/1ns

moduletesthc02();

reg[4:1]pa,pb;

wire[4:1]y;

hc02test74hc02(pa,pb,y);

initial

begin

pa=4b0000;pb=4b0001;

#10pb=pb1;

#10pb=pb1;

#10pb=pb1;

pa=4b1111;pb=4b0001;

#10pb=pb1;

#10pb=pb1;

#10pb=pb1;

end

endmodule

//74HC04代码-非

modulehc04(a,y);

input[6:1]a;

output[6:1]y;

reg[6:1]y;

always@(a)