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第三章组合逻辑电路;3.1.1组合逻辑电路的分析方法

组合逻辑电路的分析一般是根据已知逻辑电路图求出其逻辑功能的过程，实际上就是根据逻辑图写出其逻辑表达式、真值表，并归纳出其逻辑功能。;逻辑图;最简与或表达式;2.1.2组合逻辑电路的设计方法

组合逻辑电路设计主要是按具体的设计要求用逻辑函数加以描述，再用具体的电路加以实现的过程。

1.组合逻辑电路设计方法

（1）进行逻辑抽象，列真值表。根据电路功能的描述，将其输入与输出的逻辑关系用真值表的形式列出。

（2）写表达式，并化简。通过逻辑化简，根据真值表写出最简的逻辑表达式。

（3）根据表达式画出电路的逻辑电路图。

;例1：交通灯故障监测电路设计任务;设：灯亮为“1”，灯灭为“0”。状态正常为“0”，不正常为“1”。;用逻辑门组成逻辑电路;例2：用逻辑电路设计一个三输入（I1、I2、I3）三输出（L1、L2、L3）的优先排队电路。;按题意的真值表;转成与非—与非表达式;例3设计一个路灯控制电路，要求实现的功能是：

当总电源开关闭合时，安装在三个不同地方的三个开关都能独

立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。;用卡诺图化简;1、半加器;2、全加器;;全加器的逻辑图和逻辑符号;1.用与门、非门和或门实现的电路;用与或非门实现;实现多位二进制数相加的电路称为加法器。;2、超前进位加法器（并行进位加法器）;超前进位电路;集成二进制4位超前进位加法器;加法器的级连;加法器的应用;3.2.2数值比较器;;二、4位数值比较器

两个4位二进制数值比较A=A3A2A1A0，B=B3B2B1B0

当A＞B、L=1、G=M=0

A=B、G=1、L=M=0

A＜B、M=1、L=G=0

（一）使用比较法（从高向低依次判别）

当A3＞B3、则必然A＞B、L=1

当A3=B3、则须判A2、B2，当A2＞B2，则L=1

……….

当A3=B3、……….A0=B0，则G=1

当A3＜B3、………..A0＜B0，则M=1;因此得L、G、M的逻辑表达式;得4位数值比较器逻辑图;集成数值比较器;4位数值比较器真值表;TTL电路：最低4位的级联输入端A＇B＇、A＇B＇和A＇=B＇必须预先分别预置为0、0、1。;CMOS比较器的级联;3.3编码器和译码器;逻辑表达式;（2）3???二进制优先编码器;逻辑表达式;逻辑图;（3）集成3位二进制优先编码器;集成二进制优先编码器74LS148的真值表;集成3位二进制优先编码器74LS148的级联;二、二-十进制编码器;逻辑表达式;2、8421BCD码优先编码器;逻辑表达式;逻辑图;3、集成10线-4线优先编码器;3.3.2译码器;（一）3位二进制译码器;逻辑表达式;（二）集成二进制译码器74LS138;真值表;（三）74LS138的级联;二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。;4线~10线译码器真值表（输出高电平有效）;得逻辑表达式;２、集成8421BCD码译码器74LS42;74LS42译码器是拒绝伪码的当输入1010—1111时

输出全为1。;三.显示译码器;I;b=c=f=g=0，a=d=e=1时;显示译码器的驱动电路;2、显示译码器;的卡诺图;Yb的卡诺图;8421BCD码输入的显示译码器;2、集成显示译码器74LS48;74LS48功能表;功能介绍;数码显示电路的动态灭零;3.4数据选择器和数据分配器;一、4选1数据选择器;逻辑图;二、集成数据选择器;集成8选1数据选择器74LS151;74LS151的真值表;数据选择器的扩展;3.4.2数据分配器;一、1路-4路数据分配器;逻辑图;二、集成数据分配器;数据分配器和数据选择器一起构成数据分时传送系统;3.5用集成电路实现逻辑函数;基本步骤;（1）公式法;画连线图;（2）图形法;3.6只读存储器;3.6.1ROM的结构及工作原理

一、ROM的结构示意图

1．基本结构

ROM的基本结构示意图。;地址输入A0…..An-1产生的译码输出W0……W2n-1称为“字线”

“字线”用于存储单元的地址选择。被选中的地址单元中所存的数据通过D0….Db-1数据线输出。;3．逻辑结构示意图

(1)中、大规模集成电路中逻辑图简化画法的约定

在绘制中、大规模集成电路的逻辑图时，为方