硬件描述语言大二上模电verilog1.pptxVIP

VerilogHDL硬件描述语言

[1].(美)J.Bhasker著徐振林等译，VerilogHDL硬件描述语言，机械工业出版社[2].王金明杨吉斌编著,数字系统设计与VerilogHDL,电子工业出版社[3].夏宇闻编著,从算法设计到硬线逻辑的实现-复杂数字逻辑系统的VerilogHDL设计技术和方法,高等教学出版社参考书

VerilogHDL是一种用于数字逻辑电路设计的硬件描述语言,可用于从算法级、门级到开关级的多种抽象层次的数字系统设计。VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司开发的逻辑模拟器——Verilog-XL及其硬件描述语言。1989年，该公司被Cadence公司收购。1990年，Cadence公司公开发表了VerilogHDL语言。由于这种语言具有简捷、高效、易学易用、功能强等优点，因此逐渐为众多设计者所接受和喜爱。引言

引言VerilogHDL语言于1995年成为IEEE标准，称为IEEEStandard1364-1995。从语法结构上看，VerilogHDL语言与C语言有许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构。它具有以下一些主要特点：能形式化地表示电路的结构和行为。借用高级语言的结构和语句，例如条件语句、赋值语句和循环语句等，在VerilogHDL中都可以使用，既简化了电路的描述，又方便了设计人员的学习和使用。

引言能够在多个层次上对所设计的系统加以描述，从开关级、门级、寄存器级(RTL)到功能级和系统级，都可以描述。设计规模可以是任意的，语言不对设计的规模施加任何限制。VerilogHDL具有混合建模能力，即在一个设计中各个模块可以在不同设计层次上建模和描述。基本逻辑门，例如and、or和nand等都内置在语言中；开关级结构模型，例如pmos和nmos等也内置在语言中，用户可以直接调用。

引言用户定义原语(UDP)创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。VerilogHDL还具有内置逻辑函数。VerilogHDL语言最大的特点是易学易用，通过学习和使用，可以在短时间内掌握该语言。另外，该语言功能强，可以满足各个层次设计人员的需要，从高层的系统描述到低层的版图设计，都能很好地支持。由于VerilogHDL巨大的优越性，使得它广泛流行，尤其是在ASIC设计领域，更是处于主流地位。

1.Verilog模块的基本概念例1：modulemuxtwo(out,a,b)inputa,b,sl;outputout;regout;always@(sloraorb)if(!sl)out=a;elseout=b;endmoduleabslout逻辑行为的描述

例2：modulemuxtwo(out,a,b) inputa,b,sl;outputout;regout;notu1(nsl,sl);and#1u2(sela,a,nsl);and#1u3(selb,b,sl);or#2u4(out,slea,selb);endmoduleoutabsl基于逻辑单元互连结构的描述

2.VerilogHDL基本结构1.简单的VerilogHDL例子(1)一个4位全加器的VerilogHDL源代码：moduleadder4(cout,sum,a,b,cin);outputcout;output[3:0]sum;input[3:0]a,b;inputcin;assign{cout,sum}=a+b+cin;endmodule

简单的VerilogHDL例子(2)一个比较器的VerilogHDL源代码：modulecompare(equal,a,b);outputequal;//声明输出信号equalinput[1:0]a,b;//声明输入信号a,bassignequal=(a==b)