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9.3组合逻辑电路的分析与设计;结构特点:
组合电路由门电路组合而成,门电路是组成组合逻辑电路的基本单元。输入信号可以有1个或若干个,输出信号可以有1个也可以有多个。电路中没有记忆单元,输出到输入没有反馈连接。
功能特点:
电路在任何时刻的输出状态只取决于该时刻各输入状态的组合,而与电路的原状态无关,即无记忆功能。
组合逻辑电路的功能除逻辑函数式来描述外,还可以用真值表、卡诺图、逻辑图等方法进行描述。
;9.3.2组合逻辑电路的分析;【例】分析图所示的组合逻辑电路。
;(3)说明逻辑功能。由表可以看出:当A、B输入的状态不同时,输出Y=1;当A、B输入的状态相同时,输出Y=0。因此,图所示逻辑电路具有异或功能,为异或门。;9.3.3组合逻辑电路的设计;【例】用与非门设计举重裁判表决电路。设举重比赛有3个裁判,—个主裁判和两个副裁判。杠铃完全举成功的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功,并且其中有一个为主裁判时,表明成功的灯才亮。
解(1)分析设计要求,设主裁判为变量A,副裁判分别为B和C。表示成功与否的灯为Y。裁判成功为1,不成功为0。
(2)根据逻辑要求列出真值表。三个输入变量,共有8种不同组合,真值表见表。
;;9.4常用组合逻辑电路;根据表达式可以画出半加器的逻辑图,如图所示;2.全加器
将两个多位二进制数相加时,除了将两个同位数相加外,还应加上来自相邻低位的进位,实现这种运算的电路称为全加器。
全加器具有三个输入端,A、B为被加数和加数,Ci-1是来自低位的进位输入,两个输出端,Ci是向高位的进位输出,Si是本位和输出。
;3多位加法器
能够实现多位二进制数加法运算的电路称为多位加法器,按照相加的方式不同,又分为串行进位加法器和超前进位加法器。
(1)串行进位加法器
要进行多位数相加,最简单的方法是将多个全加器进行级联,称为串行进位加法器。如图所示是4位串行进位加法器,从图中可见,两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端,进位数串行传送。全加器的个数等于相加数的位数,最低位全加??的Ci-1端应接0。
;串行进位加法器的优点
电路比较简单,缺点是运算速度比较慢。因为进位信号是串行传递,图中最后一位的进位输出C3要经过4位全加器传递之后才能形成。如果位数增加,传输延迟时间将更长,工作速度更慢。串行进位加法器常用在运算速度不高的场合,当要求运算速度较高时,可采用超前进位加法器。
;(2)超前进位加法器
为了提高速度,人们又设计了一种多位数快速进位(又称超前进位)的加法器。所谓快速进位,是指在加法运算过程中,各级进位信号同时送到各位全加器的进位输入端,现在的集成加法器,大多采用这种方法。
CT74LS283是一种典型的快速进位的集成4位加法器;其逻辑符号如图所示。
;4集成加法器的应用
一片CT74LS283只能进行4位二进制数的加法运算,将多片CT74LS283进行级联,就可扩展加法运算的位数。
【例】用CT74LS283组成的8位二进制数加法运算。
解:两个8位二进制数的加法运算需要用两片CT74LS283才能实现,连接电路如图所示。
;9.4.2编码器;2.优先编码器;(1)二-十进制优先编码器
图为10线-4线优先编码器CT74LS147的逻辑符号图。又称为二-十进制优先编码器。;译码是编码的逆过程,其作用正好与编码相反。它将输入代码转换成特定的输出信号,即将每个代码的信息“翻译”出来。
在数字电路中,能够实现译码功能的逻辑部件称为译码器,译码器的种类有很多,常用的译码器有二进制译码器、二-十进制译码器、显示译码器等。
假设译码器有n个输入信号和N个输出信号,如果N=2n,就称其为全译码器。;1.二进制译码器
二进制译码器就是将电路输入端的n位二进制码翻译成N=2n个输出状态的电路,它属
于全译码,也称为变量译码器。
【例】设计一个3位二进制代码译码器。
解:(1)分析设计要求,列出功能表
设输入3位二进制代码A2、A1、A0,共有8种不同组合。因此,有8个输出端,用Y0、Y1…Y7表示,输出高电平1有效。因此可列出表10-8所示功能表。
;(2)根据译码器的功能表写出输出逻辑函数式为;(3)画逻辑图
三位二进制译码器逻辑图;如将输出的与门换成与非门时,则输出为与非函数,这时译码器输出低电平有效。
;CT74LS138输出逻辑表达式为
;2.二-十进制译码器
二-十进制译码器(也称BCD码译码器)的逻辑功能就是将输入BCD的10个代码译成10个十进制输出信号。它以4位二进制码0000~1001代表0~9十进制数。
;3.数字显示译码器;(1)七段数码显示器
七段数码显示器就是将7个发光二极管(加小数点为8个)按一定的方
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