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《计算机组成原理》实验报告
实验序号： 3.1 实验项目名称：时序发生器设计实验
学 号实验地点
姓 名指导教师
专业、班实验时间
一、实验目的及要求
掌握时序发生器的原理及其设计方法。
熟悉CPLD应用设计及EDA软件的使用。二、实验设备（环境）及要求
PC机一台，TD-CM3+或TD-CMX实验系统一套。三、实验内容与步骤
参照上面的实验原理，用VHDL语言来具体设计一个时序发生器。使用QuartusII软件编辑VHDL文件并进行编译，时序发生器在EPM1270芯片中对应的引脚如图3-1-3所示，框外文字表示I/O号，框内文字表示该引脚的含义
（本实验例程见‘安装路径\Cpld\Timer\Timer.qpf’工程）。
关闭实验系统电源，按图3-1-4连接实验电路，并检查无误，图中将用户需要连接的信号用圆圈标明。
打开实验系统电源，将生成的POF文件下载到EPM1270中去，CPLD单元介绍见实验1.2。
将CON单元的K7（START）、K6（STOP）开关置‘1’，K5（CLR）开关置‘1-0-1’，使T1?T4输出低。运行联机软件，选择“【波形】—【打开】”打开逻辑示波器窗口，然后选择“【波形】—【运行】”启动逻辑示波器，逻辑示波器窗口显示T1?T4四路时序信号波形。
将CON单元的K7（START）开关置‘1-0-1’，启动T1?T4时序，示波器窗口显示T1?T4波形。
将CON单元的K6（STOP）开关置‘0’，停止T1?T4时序，示波器窗口显示T1?T4波形均变为低。
四、实验结果与数据处理
五、分析与讨论(心得)六、教师评语
五、分析与讨论(心得)
六、教师评语
成绩
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