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第4章系统设置的C语言程序设计

4.1硬件结构

这一章介绍的硬件主要是与系统时钟、PLL、LVD、LVR、Watch_Dog相关的部分。

4.1.1系统时钟

unSP时钟电路采用晶体振荡器电路，外接晶振采用32768Hz。图4.1为SPCE061A时钟电

路的接线图。

SPCE061A

XI/RXO

20pf20pf

图4.1SPCE061A与振荡器的连接

32768Hz实时时钟通常用于钟表、实时时钟延时以及其它与时间相关类产品。SPCE061A

通过对32768Hz实时时钟源分频而提供了多种实时时钟中断源。例如，用作唤醒源的中断源

IRQ5_2Hz，表示系统每隔0.5秒被唤醒一次，由此可作为精确的计时基准。

32768Hz的实时时钟经过PLL倍频电路产生系统时钟频率(Fosc)，Fosc再经过分频得到CPU

时钟频率(CPUCLK)可通过对P_SystemClock(写)($7013H)单元编程来控制。默认的Fosc、

CPUCLK分别为24.576MHz和Fosc/8。用户可以通过对P_SystemClock单元编程完成对系统时

钟和CPU时钟频率的定义。

此外，32768HzRTC振荡器有两种工作方式：强振模式和自动弱振模式。处于强振模式时，

RTC振荡器始终运行在高耗能的状态下。处于自动弱振模式时，系统在上电复位后的前7.5s内

处于强振模式，然后自动切换到弱振模式以降低功耗。CPU被唤醒后默认的时钟频率为Fosc/8，

用户可以根据需要调整该值。CPU被唤醒后经过32个时钟周期的缓冲时间后再进行其它的操作，

这样可以避免在系统被唤醒后造成ROM错误。

4.1.2锁相环PLL(PhaseLockLoop)振荡器

PLL电路的作用是将系统提供的实时时钟的基频(32768Hz)进行倍频，调整至49.152MHz、

40.96MHz、32.768MHz、24.576MHz或20.480MHz。系统默认的PLL自激振荡频率为24.576MHz。

PLL的电路框图如图4.2所示。我们可以从图中看出，Fosc是由P_SystemClock单元的第5、6、

7位设定，CPUCLK由第0、1、2位设定。

33

Fosc=24.576MHz

锁相环(PLL)(默认)Fosc/nCPU时钟

32768Hz晶振系统时钟发生器

频率：20.48M，24.576M，n:1,2,4,8,16,32,64(默认值:Fosc/8)

32.768M，40.96M，49.152M

b7b6b5b2b1b0

系统时钟选频P_SystemClock单元的第7,6,5位系统时钟选频P_SystemClock单元的第2,1,0位

图4.2锁相环电路