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一设计思路分析
篮球比赛计时记分系统程序多而且复杂,所以用图形设计方法来设计。先把每一模块的程序写好,然后生成图形文件,最后新建一个顶层图形文件,把各模块联结起来。包括的模块有分频模块、计时模块、记分模块、脉冲产生模块、滤波模块、选择模块、声光显示模块,显示模块及消抖模块等。
程序总体框图为:
显示电路
显示电路
5进制计时
60进制计时
24进制计时
99进制计分
99进制计分
数据选择器
赛节显示电路
时钟脉冲
二单元电路设计
分频模块
该模块对实验箱上的50MHz时钟进行分频,分成所需要的几种不同频率的时钟。分频的原理为:对50MHz时钟每来一个上升沿计一次数,当计数到一定值的时候,计数值清零并且让输出电平取反,根据计数值的不同可以得到不同的输出频率。在本设计中分频出0.1HZ,1HZ,100Hz,200Hz,500Hz的频率,以供不同的需要。
分频模块源程序:图3分频模块
计时模块
12进制减法计数器
这个计数器用来表示每一节比赛的分钟位,它的时钟脉冲应由前一个60进制计数器的CO提供。具备复位功能。可以将12进制改为任意进制的减法计数器。当计数结束后,计数器不再计数。
当CO有效时进行减法计数,当计数器减到0之,SO输出一个高电平。EN等于1时计数器复位,当C05等于1时实现比赛加时操作。
60进制减法计数器
这个计数器用来表示每一节比赛的秒钟位。要求在完成12个60进制的计数后,计数器不再计数。具备清零、暂停以及复位的功能。
当CLK有效时进行减法计数,CLR等于1时整个计数器清零,EN等于1时计数器复位,PAUSE等于1时计数器暂停计数,。当计数器减到0之,CO输出一个高电平。
程序如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityJSQis
port(
clk_main:instd_logic;
hold :instd_logic;
output_high:outintegerrange0to15;
output_low:outintegerrange0to15;
bell:outstd_logic_vector(1downto0);
bell0:bufferstd_logic_vector(1downto0));
endJSQ;
architecturemainofJSQis
signalcurrent_value:integerrange0to20:=20;
signalbells:integerrange0to1:=1;
signalbellse:integerrange0to2:=2;
signalbellout0,bellout1:std_logic;
begin
process(current_value)
begin
ifcurrent_value10then
output_high=0;
output_low=current_value;
else
output_high=1;
output_low=current_value-10;
endif;
endprocess;
process(clk_main,hold)
begin
ifclk_maineventandclk_main=1then
ifhold=1then
ifcurrent_value=0then
current_value=19;
bell0(1)=1;
else
bell0(1)=0;
current_value=current_value-1;
if current_value=10then
bell0(0)=1;
elsebell0(0)=0;
endif;
endif;
endif;
endif;
endprocess;
process(bell0)
begin
ifbell0(0)eventandbell0(0)=1then
bellout0=1;
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