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分四个阶段
(1)申请分配阶段：由需要使用总线额的主模块提出申请，经总线仲裁机构决定下一
传输周期的总线使用权授予某一申请者。
(2)寻址阶段：取得了使用权的主模块通过总线发出本次要访问的从模块的地址及有
关命令，启动参与本次传输的从模块。
(3)传数阶段：主模块和从模块进行数据交换，数据由源模块发出，经数据总线流入
目的模块。
(4)结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。
连续进行两次独立的存储器操作所需的最小时间间隔；
震荡周期，时钟频率的倒数，是计算机最基本的、最小的时间单位，在
一个时钟周期内，CPU仅完成一个最基本的动作，即微指令。
CPU每取出并执行一条指令所需的全部时间成为指令周期，及完成一条
指令的时间
存储器操作到完成该操作所需的全部时间。
寻道时间+等待时间
三种方法
(1)链式查询
(2)计数器定时查询
(3)独立请求方式
硬件方法、软件方法
优先级包含响应优先级和处理优先级，响应优先级是指CPU
响应各中断源请求的优先次序，这种次序往往是硬件线路已经设置好的，不便于改动。处
理优先级是指CPU实际对各中断源请求的处理优先次序。如果不采用屏蔽技术，则响应的
优先次序就是处理的优先次序。
“存控”内有排队器
(centralprocessingunit)中央处理器
(programcounter)程序计数器
(instructionregister)指令寄存器
(controlunit)控制单元
(arithmeticlogicunit)算数逻辑单元
(accumulator)累加器
(mutiplier_quotientregister)乘商寄存器
(memmoryaddressregister)存储地址寄存器
(memorydataregister)存储器数据缓存寄存器
(millioninstructionpersecond)每秒执行百万条指令数
(cycleperinstruction)执行一条指令所需要的时钟周期()机器主频的倒数
(floatingpointoperationpersecond)浮点运算次数每秒，衡量运算速度
1GB=1024MB
1MB=1024KB
1KB=1024Bytes(字节)
1Byte=8bits(位)
(peripheralcomponentinterconnect)外围部件互连
总线忙
总线同意信号
总线请求
(mainmemory)主存
(ramdomaccessmemory)随机存取存储器
(readonlymemory)只读存储器
高速缓冲存储器
h=Nc/(Nc+Nm)Nc为访问cache的次数，Nm为访问主存的次数
设tc为命中时的cache访问时间，tm为未命中的主存访问时间，1-h表示未命中
率，cache-主存系统的平均访问时间ta为ta=htc+(1-h)tm
e表示访问效率：e=tc/ta*100%=tc/(htc+(1-h)tm)*100%
缓存的地址分为两段：高c位表示缓存的块号，低b位表示块内地址，2c=C表示
缓存块数，且C远小于M。
主存的地址
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