ARM体系结构与编程第2章 ARM体系结构.pptVIP

流水线下程序计数器PC的使用情况指令序列为：0x8000LDRpc，[pc，＃0]0x8004NOP0x8008DCDjumpAdress当指令LDR处于执行阶段时，pc＝address＋8即，0x8008。提高流水线性能的方案指定ARM7为止，在ARM核中使用的3级流水线的性价比是很高的。但是，为了得到更高的性能，需要重新考虑处理器的组织结构提高流水线性能的方案：第一，可以提高时钟频率。时钟频率的提供，必然引起指令执行周期的缩短，所以要求简化流水线每一级的逻辑，因而流水线的级数就有增加。第二，减少每条指令的平均指令周期数CPI。这就要求重新考虑3级流水线ARM中多于1个流水线周期的实现方法，以便使其占有较少的周期；或者减少因指令相关造成的流水线停顿，也可以将两者结合起来。方案结果较高性能的ARM核使用了5级流水线，而且具有分开的指令和数据存储器。把指令的执行分割为5部分而不是3部分，这就在每个时钟周期内必须完成的工作量，进而可以使用更高的时钟频率，分开的指令和数据存储器使核的CPI明显减少。典型的5级流水线5级流水线级取指（fetch）－从存储器中取出指令，并将其放入指令流水线；译码（decode）－指令被译码，从寄存器堆中读取寄存器操作数。在寄存器堆中有3个操作数读端口；执行（execute）将其中一个操作数移位，并在ALU中产生结果。如果指令是Load或Store指令，则在ALU中计算存储器的地址；缓冲/数据（buffer/data）：如果需要则访问数据存储器；否则ALU只是简单的缓冲一个时钟周期；回写（write-back）：将指令的结果回写到寄存器堆，包括任何从寄存器读出的数据。影响流水线性能的因素互锁：在典型的程序处理过程中，经常会遇到这样的情形，即一条指令的结果被用做下一条指令的操作数。LDRr0,[r0,#0]ADDr0,r0,r1在5级流水线上产生互锁跳转指令：跳转指令也会破坏流水线的行为，因为后续指令的取指步骤受到跳转目标计算的影响，因而必须推迟。本环节主要学习ARM为了提高性能采用了流水线机制，着重介绍了3级流水线的硬件主要组成部分：处理器状态的寄存器堆、桶形移位寄存器、ALU地址寄存器、数据输出寄存器、指令译码器和相关的控制逻辑。然后分别讲述了3级和5级流水线的执行过程及其影响流水线性能的因素。第二章ARM体系结构目标学员：嵌入式初级开发者课程时长：1学时，45分钟ARM体系结构本章目录1324ARM体系结构的特点ARM流水线ARM存储器I/O管理5ARM开发调试方法课程目标掌握RISC指令集的特点及其RISC指令与CISC指令的区别掌握基于RISC的ARM体系结构的主要特征；掌握ARM流水线的概念与原理；理解3级流水线的硬件主要组成部分；掌握3级流水线和5级流水线指令执行过程了解影响流水线性能的因素；理解ARM在线仿真调试主要的几种方法；重点难点RISC和CISC之间主要的区别ARM体系结构的主要特征3级和5级流水线原理3级流水线的硬件主要组成部分3级和5级流水线指令执行过程JTAG仿真调试和ULINK在线仿真调试课程目录1324ARM体系结构的特点ARM流水线ARM存储器I/O管理5ARM开发调试方法ARM体系结构的特点ARM内核采用精简指令集结构（RISC，reducedInstructionSetComputer）体系结构。Load/Store体系结构Load/Store体系结构也称为寄存器/寄存器体系结构或者RR系统结构。在这类机器中，操作数和运算结果不是通过主存储器直接取回而是借用大量标量和矢量寄存器来取回的。RISC的设计思想的体现:固定长度指令固定长度指令使得机器译码变得比较容易。RISC设计思想的体现硬联控制RISC机以硬联控制指令为特点，而CISC的微代码指令则相反。与用CISC（常常是可变长度的）指令集来使处理器的语义效率最大相反，简单指令往往容易被机器翻译。寄存器RICS处理器拥有更多的通用寄存器，每个寄存器都可存放数据或地址。寄存器可为所有的数据操作提供快速的局部存储访问。流水线指令处理过程被拆分为几个更小的、能够被流水线并行执行的单元,在理想情况下，流水线每周期前进一步，可获得更高的吞吐率。RISC和CISC之间主要的区别指标RISCCISC指令集一个周期执行一条指令，通过简单指令的组合实现复杂操作；指令长度固定指令长度不固定，执行