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数字逻辑实验
实验报告
实验项
编码器实验时间2019.11.20
目
实验目通过实验，学会设计优先编码器，使用基本门电路IP核设计一个4-2优先编
的码器。
实验环
BASYS3，vivado
境
1）分析输入、输出，列出方程。根据方程和IP核库判断需要使用
的门电路以及个数。
2）创建新的工程，加载需要使用的IP核。
实验内
3）创建BD设计文件，添加你所需要的IP核，进行端口设置和连
容及步
线操作。
骤（含电
路原理
图
/Verilog
程序、管
脚分配、
仿真结
果等；扩
展内容
4）完成原理图设计后，生成顶层文件（GenerateOutputProducts）和
也列入
HDL代码文件（CreateHDLWrapper）。
本栏）
5）配置管脚约束（I/OPLANNING），为输入指定相应的拨码开关，
为输出指定相应的led灯显示。
6）综合、实现、生成bitstream。
7）仿真验证，依据真值表，在实验板验证试验结果。
（接上）
实验内
容及步
骤（含电InputsOutputs
路原理D3D2D1D0A1A0V
图0000xX0
/Verilog0001001
程序、管001X011
脚分配、01XX101
仿真结1xXx111
果等；扩
展内容
也列入
本栏）
实验结果已完成预计目标，使用基本门电路设计4-2优先编码器。优先编码器
则完成优先级别的设计，由高位决定最终的输出结果。总而言之，实验基本成
功。
实验结
果分析
个人认为本次实验的难点在于实验电路图的设计，在设计的时候，有效利用一
些化简步骤，从而使得使用的门电路数量变少，具有现实和理论上的双重意义，
也是我今后做其他实验所需要注意的一大因素。优先译码器的电路设计体现的
尤为明显，对不同情况各输出的决定因素进行分析，确定所有的影响因素和判
实验方断条件，针对性连接元件，可大大节省使用门电路的数量，这应该是此次实验
案的缺最大的收获体验，也激励着我不断思考，想出更简便的门电路。
陷及改
进意见
这次实验，让我体验到了将理论知识付诸实践的过程，证明了我学习的理论知
识的正确性、可行性，同时加深了我对电路设计流程的印象，巩固了课堂上学
习到的知识，还激起了我对于逻辑电路的热爱。同时我对于硬件设计软件化有
心得体了更深的理解，对于电路设计有了初步的认识。期待下一次的设计能改进这次
会、问题的
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