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实验报告

一、实验内容（含实验原理介绍）：

按计时键A开始以后，数码管开始计时，先是毫秒数码管6~7显示十位和百位从

00到99，然后归零同时秒位进位，秒位数码管4~5可显示从1到59，最后还有一

个LED灯亮表示分位进一，最终可以显示最大计时限值为1分59秒99，超限值会

蜂鸣。按下计时键A后，可以通过停止键B暂停，通过计时键A继续，依

此往复，以上任意状态按下复位键C可，再按计时键A便可以重新开始计时。

从而实现短跑计时器。

二、实验目的：

1、熟悉第四章~六章学习，应用时序逻辑设计原理，按照层次化的设计思路，

设计电路模块，实现实验题目功能，完成实验报告，并结合精工开发板进行演示验

证。

2、熟悉一次完整的FPGA开发流程，从新建工程，代码设计，综合实现，管脚

约束，FPGA程序。

3、熟悉XilinxVivado开发环境，Verilog语言编程基本框架。

4、熟悉EES-338口袋计算机硬件平台。

三、涉及实验的相关情况介绍（包含使用软件或实验设备、设计思路等情况）：

使用软件及实验设备：

XilinxVivado开发环境、EES-338口袋计算机硬件平台

设计思路：

短跑计时器基本设计思路：

由于数字的显示由8个使能端口（对显示某个数码管进行选择）和8根数据线

（位数限制只能同时显示1个数）组成，其结构不能直接显示4个数码管不同数

字，因此采用一定的较快频率的扫描，每次只显示一个数码管，利用视觉暂留现象

来显示完整的计时器数字。

短跑计时器各模块设计思路：

计时器分为5个模块：模块一是计时模块兼总模块，对每个管应有的数字状态进

行决策。同时负责时钟信号、总端口、控制计时\暂停和置位\复位和调用其余模

块。模块二是数码管赋值模块，负责4个数码管加LED灯对应的BCD码，把它单独

列出来模块有助于调试。模块三是数码显示模块，是和模块二是一个整

体。用于显示4位数字（ds2）和一个led灯（ds1），ds2和ds1同时独立启动。原

理是利用计数器控制使能端口和数据线的组合来交替频闪显示4个数码管的不同数

字，同时设计好的频率利用视觉暂留让人眼感觉好像4个数码管同时显示4个不同

的数字。模块四是模块。负责时长和间隔，并调用模块五蜂鸣。此处

是设0.5秒交替10次，也就是如何超时过1分59秒99后就会5秒。模块五是

蜂鸣模块，负责蜂鸣的频率，此处设500hz。

置位复位设计思路：

在模块一中，设Mode为状态变量。当Mode为0时代表计时器处于复位状态。当

Mode为1时，代表计时器处于置位工作状态。在Mode为1或0时按下复位\置位键

B使Mode复位，计时器变为0，在Mode为0时按下计时键A使Mode置位，计时器

开始计数。