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第8章X281x的时钟和系统控制

8.1振荡器OSC和锁相环PLL

外设时钟控制寄存器ModuleEnableClockBit0=disable1=enablereserved15reserved0EVB EVAENCLK ENCLK4reserved3ADCENCLK6reserved7reserved8SPIAENCLK14ECANENCLK9reserved11 10SCIB SCIAENCLK ENCLK12MCBSPENCLK13reserved15reservedHSPCLK2PCLKCR@701ChLSPCLK

高/低速外设时钟预定标寄存器HISPCP@701Ah/LOSPCP@701Bh0215-3HSPCLKreservedH/LSPCLK2H/LSPCLK1H/LSPCLK0 PeripheralClockFrequency000SYSCLKOUT/1001SYSCLKOUT/2(defaultHISPCP)010SYSCLKOUT/4(defaultLOSPCP)011SYSCLKOUT/6100SYSCLKOUT/8101SYSCLKOUT/10110SYSCLKOUT/12111SYSCLKOUT/140215-3LSPCLKreserved

PLL—锁相环 是一种控制晶振使其相对于参考信号保持恒定的电路。 在DSP中通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。 DSP中采用软件可编程锁相环，所涉及的处理器外部允许较低的工作频率，而片内经过锁相环模块提供较高的系统时钟，可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行时的可靠性，降低系统对硬件设计的要求。

XCLKIN和CLKIN之间的关系PLL模式说明SYSCLKOUT/CLKIN禁止引脚置低来进入该模式，PLL模块完全不使能。此时，输入CPU的时钟由来自X1/XCLKIN引脚的时钟信号直接去驱动。XCLKIN旁路如果PLL未处于不使能的状态，这是上电默认的PLL配置（PLLCR的值为0）。PLL自身被旁路，从X1/XCLKIN引脚输入的时钟信号先被/2，然后再送去CPU。XCLKIN/2使能通过给PLLCR寄存器写一个不为0的值来实现PLL的使能，时钟信号需要进入PLL模块进行n倍频，然后再被/2，最后送至CPU。(XCLKIN*n)/2

8.2F2812中各种时钟信号的产生LOSPCPHISPCP

使能外设的时钟信号在使用F2812进行开发的时候，通常会用到一些外设，例如SCI,EV,AD等，要使得这些外设工作，首要的就是向其提供时钟信号，因此，在系统初始化的时候，就需要对使用到的各个外设的时钟进行使能，假设现在某个项目里用到了EVA,SCIA和AD这3个外设，那么就需要按照下面的程序对这个3个外设进行时钟的使能。和时钟使能相关的寄存器是外设时钟控制寄存器PCLKCR。SysCtrlRegs.PCLKCR.bit.SCIENCLKA=1;//使能外设SCIA的时钟SysCtrlRegs.PCLKCR.bit.EVAENCLK=1;//使能外设EVA的时钟SysCtrlRegs.PCLKCR.bit.ADCENCLK=1;//使能外设ADC的时钟

8.3看门狗电路喂狗校验计数0xFF

看门狗定时控制寄存器WDCR@7029hWDFlagBitGetssetwhentheWDcausesaresetWritinga1clearsthisbitWritinga0hasnoeffectWDFLAGWDDIS7654 3WDCHK1WDCHK0210WDPS2WDPS1WDPS0WDCHK2LogicCheckBitsWriteas101orresetimmediatelytriggeredWDPrescaleSelectionBitsWatchdogDisableBit(FunctionsonlyifWDOVERRIDEbitinSCSRisequalto1)reserved15-8

看门狗复位密钥寄存器WDKEY@7025h允许写入的数值:55h–在AAH之后的写入55H使能计数器AAh–如果复位使能则计数器清零–在55H之后的写入AAH将清除WDCNTR位写入其他任何值将复位CPU15-876543210reservedD7D6D5D4D3D2D1D0

WDKEY写操作SequentialValueWrittenSteptoWDKEYResu