状态机的设计-六.docx

题目

状态机的设计

一、实验目的

1.掌握时序逻辑电路的设计方法。

2.练习进程（Process）语句的使用。

3.学习简单状态机的设计方法。

二、实验原理

有限状态机的主要功能用来实现一个数字电路设计中的控制部分，其功能和CPU的功能十分相似。状态机的操作有两种：

状态机内部状态转换。状态机要经历一系列状态，下一状态由译码器根据当前状态和输入状态条件决定。

产生输出信号序列。输出信号由输出译码器根据当前状态和输入条件决定。

三、实验内容

实现一个简单的Moore状态机

Moore状态机的状态转移图一：

图一Moore状态机的状态转移图

四、实验步骤

（1）启动QuartusII建立一个空白工程。

（2）新建VHDL源程序文件输入程序代码并保存，进行综合编译，若在编译过程中出现错误，则找出并更正错误，直至成功为止。

（3）建立波形仿真文件并进行功能仿真验证。

（4）按照实验报告册上进行管脚的分配即可。

（5）用下载电缆通过JTAG口对应的sof文件加载到FPGA中，观察实验结果。

五、实验现象与结果

1）仿真结果

实验总结

这次的实验为四位并行乘法器，基本原理老师已经在上课的时候讲的很清楚，刚开始综合时有错误，改完后波形仿真也进行的很顺利，这次试验又熟悉了QUARTUSII软件的使用，以后要多动手，多理解，争取对QUARTUSII熟练掌握。实验结果验证了程序的正确性。

附录

libraryieee;

useieee.std_logic_1164.all;

entityzl_549 is

port(reset:instd_logic;

clk,din:instd_logic;

dataout:outstd_logic_vector(2downto0));

endzl_549;

architecturemooreofzl_549is

typestate_typeis(s0,s1,s2,s3);

signalstate:state_type;

begin

change_state:

process(clk,reset)

begin

if(reset=1)then

state=s0;

elsif(rising_edge(clk))then

casestateis

whens0=

if(din=1)then

state=s1;

endif;

whens1=

if(din=1)then

state=s2;

endif;

whens2=

if(din=1)then

state=s3;

endif;

whens3=

if(din=1)then

state=s0;

ELSe

state=s1;

endif;

endcase;

endif;

endprocess;

output_process:

process(state)

begin

casestateis

whens0=dataout=001;

whens1=dataout=011;

whens2=dataout=101;

whens3=dataout=111;

endcase;

endprocess;

endmoore;