电竞作品数字幅频均衡放大器.pdfVIP

中文摘要

本设计是根据竞赛F题的要求而设计的。系统主要由前置小信号放大及滤波

电路、带阻网络、A/D转换器、基于FPGA的数字补偿滤波器和均衡滤波网络、

D/A转换器以及低频功率放大器等六个功能模块组成。

前置放大电路由三级组成，前两级用于提供信号增益,同时将信号放大到开关

电容滤波器所要求的范围，第三级实现隔离和阻抗变换。

带阻滤波器根据题中提供的参考电路设计，对图中的电路参数进行了精细地

调整，使其陷波中心频率严格设计在10KHZ左右。

A/D转换采用12位高速A/D转换器设计，兼顾数字信号处理的精度和采样速

率的需求。

数字补偿滤波器采用41阶FIR设计，用于补偿带阻网络吸收的10KHz左右

的信号频率。均衡滤波器采用32阶FIR设计，由独立的低通、带通和高通滤波网

络组成，分别用于对低频、中频和高频信号进行均衡控制。FIR滤波器采用Verilog

HDL描述，在QuartusII环境下综合实现。

D/A转换器采用12位D/A，与A/D转换器相匹配。

功率放大电路采用常用的甲乙类功率放大电路设计，末级功放管采用

MOSFET，最大不失真输出功率可达11.5W。

在设计过程中，各单元电路都进行测试，测试数据在正文中给出。

报告正文

一设计任务

设计并制作一个数字幅频均衡功率放大器，包括前置放大、带阻网络、数字

幅频均衡和低频功率放大电路。要求：1）小信号前置电压放大倍数不小于400倍，

-1dB通频带为20Hz～20kHz，输出电阻为600；2）制作带阻网络对前置放大电

路输出信号进行滤波，要求最大衰减≥10dB；3）制作数字幅频均衡电路，对带阻

网络输出的20Hz～20kHz信号进行幅频均衡；4）制作功率放大电路，对数字均衡

后的输出信号进行功率放大，输出功率≥10W，-3dB通频带为20Hz～20kHz，功

率放大电路的效率≥60％，要求末级功放管采用分立的大功率MOS晶体管。

二设计方案

方案一：基于ARM的数字幅频均衡设计。该方案中，通过对输入信号进行前

置放大和带阻衰减等环节处理后，通过A/D转换电路得到数字信号。然后在ARM

芯片中通过软件编程实现数字均衡器的功能及对其的相关控制。最后送至后面的

功放处理。

方案二：基于FPGA的设计。该方案的前端信号处理与方案一相同，在A/D

转换电路将信号转换为数字量后，送入FPGA芯片中，用HDL编写硬件模块来实

现数字幅频均衡。

通过分析比较上述两种方案，本设计采用方案二，因为在FPGA芯片中采用

硬件实现具有实时性强的特点，此外，还可利用FPGA强大的逻辑单元进行系统

功能的完善和扩展。

三系统设计

对方案二作进一步分析和讨论，并在实验的基础下，我们得出了如下的系统

级实现流程图（如图1所示）：

第一级第二级小

开关电容滤波带阻网络

小信号放大信号放大

功率

D/A数字幅频均衡A/D

放大电路

图1系统流程图

由上图可知，输入信号先经过第一级放大，接着进入开关电容滤波器，得到

在音频范围内频带平坦的波形，再把该波形信号送到第二级放大至放大倍数为485

倍。经前置放大的信号送入带阻网络进行衰减后，通过A/D转换送给FPGA芯片

内的补偿和数字均衡电路处理。完毕后，通过D/A转换把处理后的信号送到功率

放大做最后的调整。

四单元电路设计

1.前置放大电路

本设计中前置放大电路（如图2所示）由四部分组成