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一种模数转换电路的关键设计技术研究

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谢亚伟居水荣孟亚华王珍李欢

摘要：采用每级为1.5位精度的7级流水线结构也即7级子ADC设计了一个8位80MS/s的低功耗模数转换电路。重点考虑了该ADC中的采样保持电路和每一级子ADC中的动态比较器的结构设计，以提升整个ADC的性能、降低整个ADC的芯片面积和功耗。采用0.18μmCMOS工艺完成加工后，测得该ADC在输入信号为36.25MHz，采样速率为80MHz下的信噪比（SNR）为49.6dB，有效位数（ENOB）为7.98位，典型的功耗电流只有18mA，整个ADC的芯片面积为0.5mm2。

关键词：流水线型ADC；采样保持电路；动态比较器；数字校准和输出寄存；低功耗；信噪比

：TN79+2文献标志码：A：2095-2945（2018）28-0036-04

Abstract：Alow-powerAnalog-to-DigitalConverter（ADC）with8-bit80MS/sisdesignedusinga7-stagepipelinestructurewith1.5bitprecisionineachstage，i.e.，7-stagesubADC.InordertoimprovetheperformanceofthewholeADCandreducethechipareaandpowerconsumptionofthewholeADC，thesample-and-holdcircuitoftheADCandthestructuredesignofthedynamiccomparatorineachstageoftheADCaremainlyconsidered.TheADCisfabricatedby0.18μmCMOSprocess，andthesignal-to-noiseratio（SNR）oftheADCis36.25MHz；whenthesamplingrateis80MHz，thesignal-to-noiseratio（SNR）is49.6dB，theeffectivenumberofbits（ENOB）is7.98bits，thetypicalpowerconsumptioncurrentisonly18mA，andthechipareaofthewholeADCis0.5mm2.

Keywords：pipelinedADCC；sample-and-holdcircuit；dynamiccomparator；digitalcalibrationandoutputregister；lowpowerconsumption；signal-to-noiseratio

1概述

在圖像视频处理和无线通讯等应用领域中，流水线型构架的高速低功耗模拟数字转换器（ADC：AnalogtoDigitalConverter）被广泛应用，如何进一步降低这类ADC的功耗、提高其性噪比和精度、缩小其芯片面积等是目前针对这类ADC的主要方向[1～2]。

本文介绍了一种基于0.18μm工艺的8位、采样速率为80MHz的流水线型ADC设计中的关键技术。首先采用一种基于CMOS互补开关及仅使用一个电容的栅压自举开关的全差分过底极板采样保持电路，减小了开关的导通电阻和信号的非线性失真，并且有效地抑制了电荷注入效应时钟馈通及偶次谐波失真，整体功耗和面积都较小。其次选择优化的电路结构设计每一级子ADC中的动态比较电路，降低整个ADC的功耗和芯片面积；最后设计精简且高效的数字校准和输出寄存模块用来消除流水线型ADC实现过程中各种因素对整个ADC性能指标的影响，提高ADC的精度和信噪比，降低ADC的功耗和面积，使得该ADC特别适合作为IP被应用在系统级芯片中，进而可以广泛应用于仪器仪表、超声系统、高分辨率图像处理和高清晰度电视等场合。

28位Pipelined-ADC整体设计思想及其关键设计技术

图1是本文8位高速低功耗流水线型ADC的结构框图。

作者针对流水线型ADC已经开放过第一代产品，与上一代ADC产品相比，图1所示的ADC作了几个方面的优化设计，出发点是基于高速低功耗流水线性ADC设计中的以下几项关键技术：

首先，采样保持电路是流水线型ADC的第一级，其性能直接制约了ADC整体性能的提高。在作者所研发的上一代产品中，省略了图1中的专用采样保持电路，只是