状态机近年原文.docx

FSM(finitestatemachine)

状态转移使用寄存器实现，是同步时序部分；状态的转移条件的判断是组合逻辑判断。写FSM时，最好将状态转移单独写成一个模块，将状态的操作和判断等写在另一个模块中（相当于使用两个always模块）。

状态的表示：4个状态以内用二进制码；5~24个状态用独热码；24个状态以上用格雷码。

FSM风格：

状态的定义用parameter定义，不要用’define宏定义的方式，因为’define宏定义在编译时自动替换整个设计中定义的宏，而parameter仅定义模块内部的参数，定义的参数不会与模块外的其他状态机混淆。

以四状态为例

parameter idle=2’b00,start=2’b01,stop=2’b10,clear=2’b11;

采用“=”非阻塞赋值，有助于消除竞争冒险。

第七章有限状态机和可综合风格的VerilogHDL

方案一：always表述触发器部分，连续赋值语句描述组合逻辑部分。

有限状态机设计步骤：

1.抽象出状态转换图（表）。

2.状态化简，等价状态合并。

3.状态分配。FPGA采用独热码（one-hot-coding）既可以使电路性能得到保证又可以充分利用触发器数量多的优势。

4.选定触发器类型并求出状态方程、驱动方程和输出方程。

5.按照方程得出逻辑图

第2步、第4步、第5步由计算机完成。

阻塞赋值：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再开始赋值的。

非阻塞赋值：（只能用于对寄存器变量赋值）这是因为在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值的操作可以看作为两个步骤的过程：

1)在赋值时刻开始时，计算非阻塞赋值RHS表达式。

2)在赋值时刻结束时，更新非阻塞赋值LHS表达式。

Verilog模块编程要点：

下面我们还将对阻塞和非阻塞赋值做进一步解释并将举更多的例子来说明这个问题。在此之前，掌握可综合风格的Verilog模块编程的八个原则会有很大的帮助。在编写时牢记这八个要点可以为绝大多数的Verilog用户解决在综合后仿真中出现的90-100%的冒险竞争问题。

1)时序电路建模时，用非阻塞赋值。

2)锁存器电路建模时，用非阻塞赋值。

3)用always块建立组合逻辑模型时，用阻塞赋值。

4)在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。

5)在同一个always块中不要既用非阻塞赋值又用阻塞赋值。

6)不要在一个以上的always块中为同一个变量赋值。

7)用$strobe系统任务来显示用非阻塞赋值的变量值

8)在赋值时不要使用#0延迟

I2C(InterIntergratedCircuit)总线

（I2C双向二线制串行总线协议：）

只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1是被定义的总线状态。

①总线非忙状态（A段）

数据线SDA和时钟线SCL都保持高电平。

②启动数据传输（B段）

当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。

③停止数据传输（C段）

当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。

④数据有效（D段）

在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。

⑤应答信号

每个正在接收数据的EEPROM在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM的读操