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二进制计数器数字电子技术
DigitalElectronics主讲人：李淑萍
计数器的概念定义：在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器功能：计数、分频、定时、产生脉冲计数器分类：按计数进制分，可分为二进制计数器和非二进制计数器，其中非二进制计数器中最典型的是十进制计数器；按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器；按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。
一.二进制异步计数器1.二进制异步加法计数器4位异步二进制加法计数器
电路分析：J与K均直连高电平1，即：J0=K0=J1=K1=…=Jn-1=Kn-1=1。工作原理：每来一个CP的下降沿时，FF0向相反的状态翻转一次；每当Q0由1变0，FF1向相反的状态翻转一次；当Q1由1变0，FF2向相反的状态翻转一次；当Q2由1变0，FF3向相反的状态翻转一次。
时序波形图：状态图：由状态图可知，从初态0000开始，每输入一个时钟脉冲，计数器的状态按二进制加法的规律依次加1，所以是二进制加法计数器。同时可以看到，该计数器从0000到1111共有16个状态，所以亦称16进制加法计数器。Q0Q1Q2Q3的周期分别是时钟脉冲CP周期的2倍、4倍、8倍和16倍，即Q0Q1Q2Q3对CP分别进行了二分频、四分频、八分频、十六分频，故计数器亦可称为分频器。
2.二进制异步减法计数器D触发器（上升沿触发）组成的四位二进制异步减法计数器电路特点：最低位的时钟脉冲输入端直接与外部时钟CP相连，其他计数器的时钟与相邻低位的Q或/Q相连。对下降沿触发器，其高位CP与相邻低位/Q相连；对上升沿触发器，则高位CP与相邻低位Q相连。
四位二进制异步减法计数器时序图四位二进制异步减法计数器状态图电路按0000→1111→…→0000依次循环作减1动作，即为四位二进制异步减法计数器.
二.二进制同步计数器1.二进制同步加法计数器：以四位二进制同步加法计数器为例特点：在同步计数器，组成计数器的各个触发器的时钟均来自同一个时钟脉冲源，当时钟CP的有效边沿来到时，各触发器的次态方程均有效，所有触发器同时动作。四位二进制同步加法计数器
时序波形图状态图由状态图可知，从初态0000开始，每输入一个时钟脉冲，计数器的状态按二进制加法的规律依次加1，所以是二进制加法计数器。同时可以看到，该计数器从0000到1111共有16个状态，所以亦称16进制加法计数器。
2.二进制同步减法计数器：以三位二进制同步减法计数器为例最低位触发器对应每一个时钟脉冲就翻转一次，高位触发器只有在低位全部为0，发生向高位借位时，在时钟的作用下才进行翻转。各级J、K输入的驱动方程为：
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