原创力文档- 1、本文档共10页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
实用文档
大学实验报告
学院：电气工程学院专业：测控技术与仪器班级：测仪131
学号实验组
实验时间2016.12.2指导教师成绩
实验项目名称4位数码管显示实验
实
通过利用硬件设计语言veriloag设计4位数码管显示电路、理解QuartusII平台进
验
行硬件开发的方法、深入理解verilog语言及其设计方法。
目
的
实
验
集中授课
要
求
实原理框图如下图4-1所示
验FPGA控制数码管的动态扫描，采集数据和地址总线的数据，使能不同位的数
原码管，并将采集到的数据依次传送给段选译码模块，最后输出对应数字的段码，控制数
理码管显示对应总线的数据。
标准
实用文档
图4-1原理框图
实
验
PC机、QuartusII软件、KeilμVision2软件
仪
器
1、首先，制作1位数码管显示电路，用verilong语言写。
moduleseg7(clk,rst_n,data,seg,sel);
inputclk;
inputrst_n;
input[3:0]data;
outputreg[7:0]seg;
实
outputreg[2:0]sel;
验always(posedgeclkornegedgerst_n)
begin
步
if(!rst_n)
骤begin
sel=0;
end
else
begin
sel=0;
end
标准
实用文档
end
always(*)
begin
if(!rst_n)
begin
seg=8b1111_1111;
end
else
begin
case(data)
0:seg=8b1100_0000;
1:seg=8b1111_1001;
2:seg=8b1010_0100;
3:seg=8b1011_0000;
4:seg=8b1001_1001;
5:seg=8b1001_0010;
6:seg=8b1000_0010;
7:seg=8b1111_1000;
8:seg=8b1000_0000;
9:seg=8b1001_0000;
文档评论（0）