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实验一十进制计数器

的设计与仿真电子科

技大学

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实验一十进制计数器的设计与仿真

一、实验目的

熟悉QuartusⅡ的VerilogHDL文本设计流程全过程，学习计数器的设

计、仿真和硬件测试。

二、实验原理

该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制

计数器。

（1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端

CLR。

（2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。

（3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制

选择来自DATA的数据，还是来自另一多路选择器的数据。

（4）不完整的条件语句与语句Q1=Q1+1构成了加1加法器和4位寄存

器。

（5）语句（Q19）构成了小于比较器，比较器的输出信号控制左侧多路选

择器。

（6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位

输出。

三、实验设备与软件平台

实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA

软件平台：QuartusII9.1(32-Bit)、5E+系统

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四、实验内容

编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同

步计数使能和可预置型的十进制计数器。

具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；

RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；

LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载

的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从

0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉

冲。

五、实验步骤

设计程序：

moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);

inputCLK;

inputEN;

inputRST;

inputLOAD;

input[3:0]DATA;

output[3:0]DOUT;

outputCOUT;

reg[3:0]Q1;

regCOUT;

assignDOUT=Q1;

always@(posedgeCLKornegedgeRST)begin

if(!RST)Q1=0;

elseif(EN)begin