VHDL有限状态机设计.ppt

**第7章有限状态机设计7.1一般有限状态机的设计7.1.1用户自定义数据类型定义语句TYPE语句用法如下：TYPE数据类型名IS数据类型定义OF基本数据类型;或TYPE数据类型名IS数据类型定义;以下列出了两种不同的定义方式：TYPEst1ISARRAY(0TO15)OFSTD_LOGIC;TYPEweekIS(sun，mon，tue，wed，thu，fri，sat);7.1.1用户自定义数据类型定义语句TYPEm_stateIS(st0，st1，st2，st3，st4，st5);SIGNALpresent_state，next_state:m_state;布尔数据类型的定义语句是：TYPEBOOLEANIS（FALSE，TRUE）；TYPEmy_logicIS(1，Z，U，0);SIGNALs1:my_logic;s1=Z;子类型SUBTYPE的语句格式如下：SUBTYPE子类型名IS基本数据类型RANGE约束范围;SUBTYPEdigitsISINTEGERRANGE0to9;7.1.2为什么要使用状态机?有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。?状态机的结构模式相对简单。?状态机容易构成性能良好的同步时序逻辑模块。?状态机的VHDL表述丰富多样。?在高速运算和控制方面，状态机更有其巨大的优势。?就可靠性而言，状态机的优势也是十分明显的。7.1.3一般有限状态机的设计1.说明部分2.主控时序进程图7-1一般状态机结构框图工作示意图ARCHITECTURE...ISTYPEFSM_STIS(s0，s1，s2，s3);SIGNALcurrent_state,next_state:FSM_ST;...3.主控组合进程控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即:next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。4.辅助进程【例7-1】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYs_machineISPORT(clk,reset:INSTD_LOGIC;state_inputs:INSTD_LOGIC_VECTOR(0TO1);comb_outputs:OUTINTEGERRANGE0TO15);ENDs_machine;ARCHITECTUREbehvOFs_machineISTYPEFSM_STIS(s0,s1,s2,s3);SIGNALcurrent_state,next_state:FSM_ST;BEGINREG:PROCESS(reset,clk)BEGINIFreset=1THENcurrent_state=s0;ELSIFclk=1ANDclkEVENTTHENcurrent_state=next_state;ENDIF;ENDPROCESS;COM:PROCESS(current_state,state_Inputs)接下页BEGINCASEcurrent_stateISWHENs0=comb_outputs=5;IFstate_inputs=00THENnext_state=s0;ELSEnext_state=s1;ENDIF;WHENs1=comb_outputs=8;IFstate_inputs=00THENnext_state=s1;