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第5章FPGA课件作业

姓名：金大哥专业：电气信息

年级：2011级学号：XXXXXXXXXXXXXXX

3-11给出含有异步清零和计数使能的16位二进制加减可控计数

器的VHDL描述。

解：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYADD_SUB_LOAD_16IS

PORT(CLK,RST,ADD_EN,SUB_EN,LOAD:INSTD_LOGIC;

DATA:INSTD_LOGIC_VECTOR(15DOWNTO0);

CQ:OUTSTD_LOGIC_VECTOR(15DOWNTO0);

COUT:OUTSTD_LOGIC);

ENDENTITYADD_SUB_LOAD_16;

ARCHITECTURE