太原理工大学FPGA实验1半加器.pdfVIP

太原理工大学现代科技学院实验报告

实验一半加器

一、实验目的

1．熟悉QuartusII10.0开发软件文本输入设计流程；

2．学习仿真激励VHDL程序设计；

3．学习简单组合电路的VHDL描述方法；

4．学习逻辑运算符及并行语句的使用。

二、实验原理

根据半加器真值表，得到半加器的函数表达式，使用简单信号赋值语句描述，

参考程序如下：

Libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entityhalfadderis

port

(a,b:instd_logic;co,s:outstd_logic

);

endentity;

architecturertlofhalfadderisbegin

co=aandb;

s=axorb;

endrtl;

仿真波形输入激励参考程序：

libraryieee;

useieee.std_logic_1164.all;entityhalfadder_tbis

endhalfadder_tb;

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architecturertlofhalfadder_tbiscomponenthalfadder

port(

a,b:instd_logic;co,s:outstd_logic);

endcomponent;

signala,b:std_logic:=0;signalco,s:std_logic:=0;begin

U1:halfadderportmap(a=a,b=b,co=co,s=s);a_gen:process

begina=0;

waitfor100ns;a=1;

waitfor100ns;a=0;

waitfor100ns;a=1;

waitfor100ns;a=0;

wait;

endprocess;b_gen:processbegin

b=0;

waitfor200ns;b=1;

waitfor200ns;b=0;

wait;

endprocess;

endrtl;

管脚定义：输入信号a,b分别连接到开发板拨码开关SW1和SW0，输出co、s

分别连接到LEDR1和LEDR0，具体定义为：

a→PIN_AC28b→PIN_AB28co→PIN_F19s→PIN_G19

三、实验任务

1.对半加器VHDL程序进行编辑、综合、仿真。

2.引脚定义及硬件下载测试。

四、实验报告

五、根据以上实验内容写出实验报告，包括程序设计、综合结果分析、仿真分

析、

硬件下载测试及详细的实验过程；给出设计源程序、波形输入激励程序、仿真

波形图、综合分析图和管脚定义图。

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实验感想

：

通过这次实验，我学会了用VHDL语言实现半加器功能，掌握了QuartusII10.0

软件输入设计流程，学习简单组合电路的VHDL描述方法；，学习了逻辑运算

符及并行语句的使用

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