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SDRAM布线规则

SDRAM接⼝电路和PCB布线

⼀：sdram布线技巧

1、不管在外⾯还是在内部都可以，内外⾛线都是需要打孔的。只要表层信号紧临地平⾯就不⽤怕⼲扰，但要注意外表⾯空⽓介电常数

不如隔绝空⽓的内部稳定，在⼀些湿度，温差⼤的地⽅的设备最好⾛内部，外部⾛地层，不过这样成本⾼。

2、⽬的是满⾜建⽴保持时间，同频同相，采样正确。SDram是公共时钟模式，只关⼼建⽴时间，不关⼼保持时间。这些时间和各段飞

⾏时间，经过个门电路延时，clockskew，jitter，cycle等有关，需要按照公式精确计算。算出各种参数后下规则，让EDA软件辅助设计。选

出最长的⼀根线，不需要计算什么，只要与之等长即可。有些软件能⾃⼰算，有些只能⾃⼰⼀段段计算，可以编程让EXCEL表格对某种格

式的报告⽂件⾃动求和，也算半⾃动了。应该不是很准。

⼆.

很多⼈对内存布线感到迷茫，找不到切⼊点，不知如何下⼿，其实⾼速硬件设计的主要任务就是与⼲扰做⽃争，内存布线也不例外。可以这

样考虑：内存是做什么⽤的呢？是⽤来存储数据的，写⼊1读出1，写⼊0读出0，即保证数据访问正确。那么，在什么情况会导致数据访问错

误呢？

、1判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性⼲扰，或者阻抗不匹配引起信

号畸变。

、时2序错误，不满⾜建⽴/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持⼀段时间的能量供给才能正常⼯作，

这个时间就是建⽴/保持时间。

那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。

有了这个指导思想，内存布线就可以按部就班地完成。不过，不同的RAM类型，虽然⽬标都是避免判决和时序错误，但实现⽅法因⼯作模式

不同⽽有较⼤差异。

⾼速系统⼀般采⽤低压信号，电压低，摆幅⼩，容易提⾼速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响

⼤，是电压平⽅关系，所以要尽量减少内阻，⽐如使⽤电平⾯，多打孔，缩短⾛线距离，⾼压传输在终点⽤电阻分压出较低电压的信号

等。SDRAM、DDR-I、DDR-II、DDR-III信号电压⼀个⽐⼀个低，越来越不容易做稳定。

电源供给也要注意，如果能量供给不⾜，内存不会稳定⼯作。

下⾯先介绍⼀下时钟同步电路的类型，然后分析具体芯⽚的类型。

源同步就是指时钟选通信号clk伴随发送数据⼀起由驱动芯⽚发送。公共时钟同步是指在数据的传输过程中，总线上的驱动端和接收端共享同

⼀个时钟源，在同⼀个时钟缓冲器(clockbuffer)发出同相时钟的作⽤下，完成数据的发送和接收。

公共时钟同步，将同⼀个时钟信号⽤时钟分配器分成2路，⼀路接发送器，⼀路接接收器。在时钟上升沿发送数据，在下⼀个周期的上升沿

采样接收。速率在200-300MHZ以下。

源同步是时钟和数据⼀起发送，时钟稍稍滞后发送，传输速率主要由数据和时钟信号间的时差决定。因此速率快。

公共时钟同步电路⾛线长度有最⼤值len=，源同步电路⾛线长度有最⼩值=len=6

经常看到等长布线“”，其实，等长不是⽬的，真正的⽬的是满⾜建⽴保持时间，同频同相，采样正确。等长只不过可以最简单地实现这个

⽬的罢了。要定量分析线长，必须按照时钟模型公式计算。时钟同步电路的类型在后⾯有简单介绍，这⾥只要知道SDRAM是公共时钟同

步，DDR是源同步就可以了。

SDRAM是公共时钟同步模式，只关⼼建⽴时间，不关⼼保持时间。这些时间和各段飞⾏时间，经过各个门电路延时，clock

skew，jitter，cycle等有关，需要按照公式精确计算。算出各种参数后下规则，让EDA软件辅助设计。选出最长的⼀根线，不需要计算什

么，只要与之等长即可。有些软件能⾃⼰算，有些只能⾃⼰⼀段段计算，可以编程让EXCEL表格对某种格式的报告⽂件⾃动求和，也算半

⾃动化了。

DDR的所有信号都要加匹配，不论多复杂，为了稳定性。始端匹配串接⼀个22/33欧电阻即可，终端匹配分为AC匹配和DC匹配，阻容可

以对噪点抑制，戴维宁电路可以提供⾼压输电，使参考电平更准确，虽然直流功耗⼤，但⽐单个50欧功耗⼩。

CPU和DDR都是⾼速器件，DDR热量⾼，应远离。⽽且DDR是源同步时钟模式，对保持时间有要求，不是线越短越好，有最⼩距离要

求。保证时钟稳定，同频同相，冗余⼤即可。

有时，信号线有交叉的情况，此时，可以在PCB