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基于FPGA的高阶全数字锁相环的设计与实现

关键字：验证分析仪SD器件低功耗CPLD温度采集控制器设备时钟EDA工具

摘要：本文提出了一种基于比例积分〔PI〕控制算法的高阶全数字锁相环。给出了该锁相系统的具体构

造，建立了系统数学模型，并对其系统性能进展了理论分析。采用MATLAB软件对系统进展了仿真实验。

应用EDA技术设计了该锁相系统，并用FPGA予以实现

1引言

锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备

中必不可少的根本部件。随着电子技术向数字化方向开展，需要采用数字方式实现信号的锁

相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。

传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控

制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。这种构造

的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路

的应用和片上系统SOC〔systemonchip〕的设计带来一定困难。另一种类型的全数字锁

相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后

M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进展计数运算，获得可控

振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比拟复杂的非线性处理

过程，难以进展线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。

不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

本文提出了一种基于比例积分〔PI〕控制算法的高阶全数字锁相环。给出了该锁相系统

的具体构造，建立了系统数学模型，并对其系统性能进展了理论分析。采用MATLAB软件

对系统进展了仿真实验。应用EDA技术设计了该锁相系统，并用FPGA予以实现。

2全数字锁相环的构造及工作原理

基于比例积分控制算法的三阶全数字锁相环的系统构造如图1所示。该系统由数字鉴

相器〔DPD〕、数字环路滤波器〔DLF〕和数控振荡器〔DCO〕三个部件组成。

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图1三阶全数字锁相环系统构造图

本锁相系统中由于数控振荡器采用累加器的构造，因此，累加器输出的并行码就是数控

振荡器的输出相位码B，它反映了输入信号和输出信号之间的瞬时相位差。鉴相器中的存放

器是由一组D触发器构成。DCO的输出相位码B并行送到D触发器的D端，在输入信

号的正向过零点对D触发器采样，D触发器组的输出E就表示该采样时刻的瞬时相位差，

从而完成了数字鉴相功能。

数字环路滤波器的主要作用是抑制噪声及高频分量，并且控制着环路相位校正的速度与

精度。为了提高锁相系统的性能，设计了基于PI控制算法的二阶数字滤波器。其工作原理

是对鉴相器输出的相位误差信号经一阶积分环节、二阶积分环节和比例环节调节后，分别产

生积分控制参数NP1和NP2，以及比例控制参数NI，然后取这三个控制参数之和作为数

控振荡器的控制参数。为使DLF输出的控制码组在同一瞬间并行送入DCO，在这两个环

路部件之间接入一缓冲存放器。

数控振荡器是由全加器和存放器构成的累加器组成。假设累加器位长为N，那么低位输

入端NL接DLF的控制码组G，高位NH接DCO自由振荡频率0f的控制码组C〔该参

数可由设计者设定〕。当控制码组G均为‘0时，’DCO输出端最高位