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VHDL语言程序

目录（CONTENTS）

一、基本概念；

二、VHDL程序的基本结构；

三、VHDL的描述方法；

四、VHDL的常用语句；

五、学习VHDL时可能遇到的问题。

六、常见词汇中英文对照表。

一、基本概念：

1.VHDL超高速集成电路硬件描述语言。

V-VeryHighSpeedIntegratedCircuit；

HDL-HardwareDescriptionLanguage。

2.IEEE（I-tripleE）美国电气和电子工程师协会。

3.仿真与综合：

HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法

都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保

证程序“可综合”（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被

忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描

述都能用硬件实现。”

4.HDL开发流程：

用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：

1°文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件

保存为.vhd文件，Verilog文件保存为.v文件。

2°功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对

简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）

3°逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的

连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。

4°布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD

/FPGA内。

5°时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序，也叫后仿真。

6°编程下载：确认仿真无误后，将文件下载到芯片中。

通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）

中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编

译，如果采用专用HDL工具分开执行，效果会更好。

5.逻辑描述层次：

一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL

级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电

路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，

而ABEL最适于描述门级电路。

二、VHDL程序的基本结构：

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一段完整的VHDL程序包括：实体（Entity）、结构体（Architecture）、配置（Configuration）、库（Library）

和程序包（Package）。其中实体、结构体是必不可少的，程序包和库可以使用默认设置而不明确地显现在

程序中。

1.实体（Entity）：

VHDL的基本单元，相当于一个“黑盒”，用来描述所设计的单元的外部接口，而不能描述内部功

能。

重要性：一个设计文件必须有一个或更多实体。

格式：ENTITY实体名IS

[GEN