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教案纸
内容
方法与手段
第10章同步原理
〔第二讲〕
目的要求：
1、掌握位同步提取的常用方法和典型框图；
2、了解位同步主要性能指标。
11.3位同步
一、位同步方法
从理论上说，位同步的实现方法也可分为插入导频法和直接法，但实际工程中，一般采用直接法，直接法又可具体分为滤波法和锁相环法。
1.滤波法
滤波法位同步器原理方框图如下列图所示。图中，r(t)为数字基带通信系统接收滤波器的输出信号，也可以是相干接收机或非相干接收机中低通滤波器的输出信号。r(t)中无离散谱fs(fs=RB)，必须进行波形转换。
波形变换器的输出信号ui(t)必须是单极性归零码，窄带带通滤波器将ui(t)中的频率等于码速率的离散谱提取出来。脉冲形成电路将正弦波信号uo(t)变为脉冲序列，再经移相处理后得到位同步信号cp(t)。cp(t)信号对准眼图的最正确抽样时刻。
波形变换器可由比拟器、微分器及整流器构成。考虑到噪声的影响，波形变换器各单元输出波形示意图如下列图所示。
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教案纸
内容
方法与手段
假设无码间串扰且无噪声，那么ui(t)脉冲的上升沿与各码元的起始时间对齐，它的频谱中包含有位同步信号重复频率的离散谱成分，滤波、脉冲形成及移相后可得到较理想的位同步信号。
码间串扰和噪声使位同步器输出的位同步信号在一定范围内抖动。
信息码中的连1码或连0码也会造成位同步信号相位抖动。连1码或连0码个数越多，滤波器输出信号uo(t)的周期和幅度变化越大，位同步信号的相位抖动也越大。因此在基带传输系统中常采用HDB3码，在数字调制传输中常将信号源输出的数字基带信号进行扰码处理，以减少连1码和连0码的个数。
总之，波形变换器输出的单极性归零码的1码概率越大、波形变换器输入噪声功率越小、带通滤波器带宽越小，那么用滤波法提取的位同步信号相位抖动越小。
在最正确接收机中，位同步器的输入信号就是接收机的输入信号，位同步器的构造方法视具体情况而定。
2.锁相环法
(1)模拟锁相环
模拟锁相环要求输入一个正弦信号或周期和幅度不恒定的准正弦信号。环路对此输入信号可等效为一个带通滤波器，其品质
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教案纸
内容
方法与手段
因数Q=，式中，fs为环路工作频率即位同步信号重复频率，BL为环路带宽。BL正比环路自然谐频率ωn。可以通过合理的环路设计，使环路的等效带通滤波器带宽小至几赫兹，从而使位同步信号相位抖动足够小。
(2)模数混合锁相环(常用电荷泵锁相环)
环路中的PD是数字电路，LF是模拟电路，VCO的振荡频率可在控制电压的作用
下连续变化，其电路可以是模拟式的，也可以是数字式的。
PD要求输入周期的或准周期的TTL信号。
(3)数字锁相环
数字锁相环由数字电路构成，也可由软件构成或某些部件由软件完成。
常见的数字锁相环位同步器原理方框图见教材P361图11-6所示(不包括数字环路滤波器DLF)。图中，n次分频器、或门、扣除门和附加门一起构成数控振荡器(DCO)，此环路的根本原理是：相位比拟器(鉴相器)输出的两个信号通过控制常开门和常闭门的状态，改变n次分频器输出信号的周期(一次改变2π/n)，使环路逐步到达锁定状态。
这种锁相环的同步建立时间比拟长，当需要快速建立同步信号时，可用下面所示的快速捕捉数字锁相环。
u
ui
ud
Nd
NCC
位同步脉冲
fc=N0fS
DPD
PD
量化器
DLF
分频器
uo
由数字电路构成的鉴相器(PD)与量化器一起构成数字鉴相器(DPD)。PD的输出脉冲宽度可在(0,Ts)之间变化，Ts为码元宽度。
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教案纸
内容
方法与手段
量化器输出Nd为(0～n)间的离散值。数字环路滤波器(DLF)对Nd进行处理，以减小信道噪声的影响。分频器的分频比等于Nc，Nc可为(0～n)之间的任意值。当环路锁定时Nc=n，分频器(DCO)输出信号相位不变。当环路失锁时，改变分频器的分频比，从而调整其输出信号的相位，使环路进入锁定状态。这种相位调整只需进行一次，就可使环路锁定，从而快速建立位同步信号。
量化器及DLF可由软件完成，整个锁相环可放在一个可编程逻辑器件内。
数字锁相环的输入信号可以是单极性归零码，也可以是单极性非归零码，因为鉴相器是通过比拟输入信号和反应信号的上升沿来决定相位误差的大小，所以无需判定输入信号是否含有离散谱分量。
设无DLF那么上图所示环路工作原理可以用如下波形说明。
开环状态
开环状态
Nd≠No/2
1
0-
1
1
ui
uo
ud
Nd
uo
ud
Nd
Nd+No/2
No/2
闭环
环路的时钟频率fo的标称值等于NofS，但实际值与N0fS有一定误差，故DCO输出频
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