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第14期江苏科技信息No.14
2018年5月JiangsuScienceTechnologyInformationMay，2018
基于FPGA的函数信号发生器设计
王译平
（上海东湖机械厂，上海200439）
摘要：函数信号发生器在测量、控制等领域应用十分广泛，是各种测试过程中不可缺少的工具。文
章以FPGA为核心，使用VHDL语言，采用DDS技术实现函数信号发生器。
关键词：函数信号发生器；FPGA；VHDL；DDS
中图分类号：O1文献标识码：A
0引言DDS）是将波形数据采样数据连续地存储在波形存储
FPGA的全称为FieldProgrammableGateArray，器只读存储器镜像（ReadOnlyMemoryimage，ROM）
即现场可编程门阵列，内部主要由逻辑阵列块内，结合外围控制电路，将既定的波形数据在输出端
LAB、嵌入式存储器块、I/O单元和PLL等模块组口以数字信号形式发出，利用D/A转换器转换成模拟
成，在各个模块之间存在着丰富的互连线和时钟信号，再通过低通滤波器平滑后输出精确的所需的
网络。通过利用超高速集成电路硬件描述语言（Very-波形。DDS更区别于传统的生成波形的数字方法，
High-SpeedIntegratedCircuitHardwareDescription具有频率可快速切换、相位连续等特点［2］。其工作
Language，VHDL）编程，在对应的硬件综合平台流程如图1所示。
上对其进行综合，把抽象的软件代码翻译成原1DDS的基本原理
理图，再进行相应的配置，使FPGA实现预想的DDS是一种数字化的频率合成技术，其结构主要
功能［1］。由相位累加器、波形存储ROM、D/A转换器和低通滤
直接数字式频率合成器（DirectDigitalSynthesizer，波器等四大结构组成，如图2所示。
图1直接数字频率合成方式的任意波形发生器
图2DDS结构原理
作者简介：王译平（1984—），男，上海人，工程师，学士；研究方向：装备维修。
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第14期No.14
2018年5月江苏科技信息·基础研究May，2018
1.1相位累加器entitybuffis
相位累加器是DDS模块最重要的组成部分，由port(clk:instd_logic;
一个N位的加法器和一个N位寄存器组成。根据每reset:instd_logic;
一个参考时钟，实现频率控制字与寄存器输出值的datain:instd_logic_vector(31downto0);
累加，并将累加结果反馈回输入端，以此来实现不断rom_adr:outstd_logic_vector(8downto0);
累加的功能。
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