《嵌入式控制系统及应用》第3章_ARM体系结构介绍-教学课件（非AI生成）.ppt

异步模式异步模式下的各种操作使用的GCLK源自BCLK或FCLK。FCLK和BCLK可以完全异步，前提是FCLK必须比BCLK的频率高。BCLK用于控制AMBAASB接口，FCLK用于控制内部的ARM920T处理器内核。当需要外部存储器访问时，内核或者继续使用FCLK来作为时钟，或者切换为BCLK。这一点与同步模式一样。从FCLK切换到BCLK与从BCLK切换到FCLK的代价是一样的，都需要花费0到一个时钟周期来使内核重新同步。*异步模式异步模式下FCLK到BCLK的零周期延时*第二级描述符如果第一级取操作返回一个粗页表描述符或者一个细页表描述符，这就提供了要使用页表的基地址。然后页表被访问，并返回一个第二级描述符。第二级描述符的格式如下:*从一个粗页表进行的大页变换*从一个粗页表进行的小页变换*从一个细页表进行的极小页变换*子页可以为大页和小页的子页定义访问权限。在一次页表搜索期间，如果一个小页或大页具有不同的子页权限，则只有正在被访问的子页被写入TLB中。例如，如果子页权限不同，一个16KB（大页）子页项被写入TLB；如果子页权限相同，一个64KB项被写入TLB。当使用子页权限时，页项必然是无效的，此时必须分别使4个子页都无效。*4MMU故障和CPU中止MMU由于以下类型的故障将产生中止：对齐故障（仅数据访问有）变换故障域故障权限故障CP15寄存器1中的A位使能对齐故障检查。MMU是否使能不影响对齐故障检查。变换、域和权限故障只有在MMU使能时才会产生。*5故障地址和故障状态寄存器数据中止发生时，MMU将一个4位编码值FS[3:0]连同4位编码域号放置到数据FSR中。同样，预取中止发生时放置到指令FSR中（只用于调试目的）。数据MMU支持的各种访问权限和控制*6域访问控制MMU访问主要通过使用域来进行控制。总共有16个域，每个域包含一个2位字段以定义访问。支持两类用户：客户和管理员。域在域访问控制寄存器中被定义。每个域包含的2位字段所对应的访问权限:*7故障检查顺序*8外部中止除了MMU产生的中止以外，ARM920T也可以通过AMBA总线产生外部中止。利用这一点可以标记外部存储器访问中出现的故障。并不是所有的访问都可以通过这种方式被中止，并且总线接口单元（BIU）将忽略不能够处理的外部中止。可以被外部中止的访问有：不可高速缓存读不可缓冲写不可高速缓存的读-锁-写序列*9MMU和Cache的相互影响MMU通过CP15控制寄存器的位0被禁止和使能。(1)使能MMU为了使能MMU，必须：1)编程TTB和域访问控制寄存器。2)编程所需的第一级和第二级页表。3)通过设置控制寄存器的位0来使能MMU。(2)禁止MMU通过将控制寄存器的位0清零，可以禁止MMU。数据Cache必须在MMU被禁止之前或与之同时被禁止，禁止的方法是将控制寄存器的位2清零。*3.7.3Cache、写缓冲和物理地址TAGRAM1Cache和写缓冲简介2ICache3DCache和写缓冲4Cache一致性5锁定时清理Cache6实现时需注意的问题7物理地址TAGRAM8排空写缓冲9等待中断*1Cache和写缓冲简介ARM920T第一级存储器系统包含一个指令Cache（ICache）、一个数据Cache（DCache）、一个写缓冲和一个物理地址（PA）TAGRAM以改善存储器带宽和延时对性能的影响。ARM920T处理器实现了分开的16KBICache和16KBDCache。包括一个16-字数据缓冲器和一个4-地址地址缓冲器，可以使用一条CP15MCR指令通过软件控制使其排空。Cache写缓冲采用虚拟地址寻址的64路组相联Cache。每行8个字，有一个有效位和2个脏位，允许半行写回操作。支持写直达和写回Cache操作。伪随机或轮转替换，可由CP15寄存器1中的RR位进行选择。低功耗CAM-RAM实现。可独立地对Caches的1/64大小，即64字（256字节）进行锁定。与每一个数据Cache入口对应的物理地址被保存到PATAGRAM中。Cache维护操作能够有效地清理整个数据Cache，并能够有效地清理和使虚拟存储器的一些小区域无效。*2ICacheICache的组成ICache由8个段组成，每段包含64行，每