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实验二利用VHDL实现8位十六进制频率计
一、实验目的
1)掌握更复杂的原理层次化设计和数字系统设计方法;
2)完成8位16进制频率计的设计。
二、实验内容
在QuartusII上利用VHDL设计出一个8位的十六进制的频率计,分别设计出频率计的
各个模块。
三、实验仪器
1)计算机及操作系统;
2)QuartusII软件。
四、实验原理
根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉冲宽度为1秒的
输入信号脉冲计数允许的信号;1秒计数结束后,计数值锁入锁存器的锁存信号并为下一测
频计数周期做准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生,即
TESTCTL。
TESTCTL的计数是能信号CNT_EN能产生一个1秒脉宽的周期信号,并对频率计的每一计
数器CNT10的ENA是能端进行同步控制。当CNT_EN高电平时允许计数;低电平时停止计数,
并保持其所计的脉冲数。在停止计数期间,首先需要一个锁存信号LOAD的上跳沿将计数器
在前1秒钟的计数值锁存进个锁存器REG4B中,并由外部的7段译码器译出,显示计数值。
设置锁存器的好处是数据显示稳定,不会由于周期性的清0信号而不断闪烁。锁存信号后,
必须有一清0信号RST_CNT对计数器进行清零,为下1秒的计数操作作准备。数字频率计的
关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器,另外包含外电路的
信号整形电路、脉冲发生器、译码驱动电路和显示电路。
工作原理:系统正常工作时,脉冲信号发生器输入1Hz的标准信号,经过测频控制信号
发生器的处理,2分频后即可产生一个脉宽为1秒的时钟信号,以此作为计数闸门信号。测
量信号时,将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。当计
数闸门信号高电平有效时,计数器开始计数,并将计数结果送入锁存器中。设置锁存器的好
处是显示的数据稳定,不会由于周期性的清零信号而不断闪烁。最后将锁存的数值由外部的
七段译码器译码并在数码管上显示。
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五、实验步骤
1、完成频率计控制电路的设计
1)频率计控制电路程序编译;
2)频率计控制电路程序允许生成模块;
3)频率计控制电路。
2、完成32位计数器的设计
1)32位计数器程序编译;
2)32位计数器程序允许生成模块;
3)32位计数器。
3、完成32位寄存器的设计
1)32位锁存器程序编译;
2)32位锁存器程序允许生成模块;
3)32位锁存器模块。
4、完成一个8位16进制频率计电路的设计
1)8位16进制频率计电路程序编译;
2)8位16进制频率计电路程序允许生成模块;
3)8位16进制频率计电路。
六、实验结果及分析
1、频率计控制电路仿真波形如图1所示
由仿真图形可知,当CLKK作为1Hz时钟输入时,CNT_EN信号是其2分频信
号即脉宽为1s,也就可以作为计数器的使能信号。当CNT_EN信号由高电平跳变
为低电平即计数器计数结束时,Load信号出现一个上升沿作为锁存器锁存数据
的使能信号。在下一个CNT_EN信号由低电平变为高电平即开始计数之前,RST_EN
出现一段时间的高电平,即作为对计数器的异步清零信号,为计数器计数做准备。
故测频电路部分设计成功。
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2、32位计数器的仿真波形
以下的图为DOUT的低四位波形
由仿真波形可知当CLR信号为高电平时,DOUT被清零。当CLR为低电平而ENABL
信号为低电平时,此时DOUT也被清零。只有当CLR为低电平且ENABL为高电平
时,计数器才会正常计数,且FIN出现上升沿的时候计数一次。故可知计数器的
设计正确。
3、32位寄存器的仿真波形
下图为输入DIN的低6位的波形
下图为输出DOUT的低6位的波形
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