《数字逻辑与EDA设计》课件_第7章.ppt

3．子模块设计

(1)分频模块。分频模块的VerilogHDL代码如下：

moduleone_second_clk(Reset,Clk,Count,Cout);

inputReset，Clk;

outputreg[9:0]Count;

outputregCout;

always@(posedgeClk)

if(Reset)beginCount=0;Cout=0;end

elseif(Count==999)beginCount=0;Cout=1;end

elsebeginCount=Count+1;Cout=0;end

endmodule(2)定时器。定时器的VerilogHDL代码如下：

moduletimer_NS(Clk,Reset,Ld,En,State,Q_NS,Done_NS);

inputClk，Reset,Ld,En;

input[3:0]State;

output[7:0]Q_NS;

outputDone_NS;

reg[7:0]Q_NS;

parameterred_NS=8‘h3b,green_NS=8’h36,yellow_NS=8‘h04;

parameterSt0=4’b0001,St1=4‘b0010,St2=4’b0100,St3=4‘b1000;

assignDone_NS=~(|Q_NS)En;always@(posedgeClk)

if(Reset)Q_NS=green_NS;

elseif(Ld)

case(State)

St0:Q_NS=yellow_NS;

St1:Q_NS=red_NS;

St2:Q_NS=8h00;

St3:Q_NS=green_NS;

default:Q_NS=8h00;

endcase

elseif(En)

begin

Q_NS=Q_NS-1;

end

endmodule(3)二-十进制转换模块。采用6.9.4节(组合电路综合实例四)中的八位二进制转换为十进制电路模块，具体设计参考前述内容。

(4)动态显示模块。采用7.7.2节实例二中的4位LED电路模块，其相应的VerilogHDL设计也完全相同，在此不再赘述。

(5)交通灯控制状态机(traffic_FSM.v)。以下代码采用三段式状态机设计。moduletraffic_control(Clk,Reset,Done_NS,Done_EW,Red1,Yellow1,Green1,Red2,Yellow2,Green2,Sload_NS,Sload_EW,State_cnt);

inputClk,Reset;

inputDone_NS,Done_EW;

outputRed1,Yellow1,Green1,Red2,Yellow2,Green2;

outputSload_NS,Sload_EW;

output[3:0]State_cnt;

//Definethestates

parameterS0=4b0001,S1=4b0010,S2=4b0100,S3=4b1000;

reg[3:0]current_state,next_state;

regRed1,Yellow1,Green1,Red2,Yellow2,Green2;

regSload_NS,Sload_EW;assignState_cnt=current_state;

//stateupdate

always@(posedgeClkorposedgeReset)

begin

if(Reset)

current_state=S0;

else

current_state=next_state;

end

//Calculatethenextstateandtheoutputs，