基于FPGA的自主可控SOC设计 课件 第四讲 乘除法器的设计.ppt

乘数与被乘数均用补码表示，连同符号位一起参加运算。乘数最低位后增加一个附加位（可用A－1表示），初始设定为0。*上述乘法运算都需要经过多次的加法和移位操作才能实现乘法运算，速度难以提高与乘法相似，。恢复余数法和不恢复余数法这将给控制时序的安排带来一些困难，并增加了运算时间，因而也很少采用。DS用于余数符号判断，DS为0，余数为正，商1，否则商0因为这个判断过程中同号上商为1，异号上商为0。这个操作和判断商符的同号为0，异号为1表示负就是相反的了，所以最后要取非。因为补码的符号参与运算，那么产生的第一个商位，应该理所应当的成为商的符号，所以最后取非应该就是没问题的了末尾恒置1，是确保精度误差不超过2的负N次方。*4.3.4补码除法设计复位赋初值判断余数与除数符号是否相同运算结束4.3.5阵列除法器00y1x1y2x2y3x3r3r4r5r6x4x5x6q110q2q3CASCASCASCAS异或门全加器PxiCiyiCi+1可控加减法器CASSi4.3.5阵列除法器（1）可控加/减法单元（CAS—ControllableAdderSubtracter）当P=0时，做加法；当P=1时，做减法，变+Y*为+[-Y*]补。异或门全加器PxiCiyiCi+1Si4.3.5阵列除法器（2）阵列除法算法流程设被除数X=0.x1x2x3x4x5x6除数Y=0.y1y2y3则商Q=0.q1q2q3余数R=0.00r3r4r5r64.3.6阵列除法过程第一步：试减，即P=1，实现X+[-Y]补。因为X*Y*,所以一定不够减，则最高位进位Ci+1=0，可利用此进位输出产生商和下一步的P。第二步：P=0，做X+Y。当最高位进位Ci+1=1时，表示够减,则q1=1,P=1;当最高位进位Ci+1=0时，表示不够减,则q1=0,P=0。第三步和第四步：P=0时,做X+Y;P=1时,做X+[-Y]补。上商和P值产生的规则与第二步相同。4.3.7阵列除法器设计根据原理说明采用VHDL进行功能设计。参考阵列乘法器设计方法进行设计。4.阵列乘法器TOP_ROW实现的是哪一种操作相加相与异或加法和相与操作ABCD提交单选题1分此题未设置答案，请点击右侧设置按钮*在计算机中一个数的数值部分和符号都要用0、1编码。因为正负号和小数点都无法在计算机中直接表示，所以正负数，定点数和浮点数需要进行编码以便在计算机中存储和处理，这就产生了机器数的编码问题。无符号数:用整个机器字长的全部二进制位均表示数值位,无符号位。符号数:它的最高位被用来表示该数的符号位,不表示数值位。为解决机器内负数的符号位能与数值位一起参加运算的问题，引入了原码、反码和补码的概念。*引出反码是为了求负数的补码。*，这也是计算机中还要使用其他表示法的原因**用基本指令编制一段程序实现乘法运算，现在仅用于一些功能专一的低端微处理器上。用基本指令编制一段程序实现乘法运算，现在仅用于一些功能专一的低端微处理器上。怎么来设计这些乘法器呢，这就是前面为什么要讲基本逻辑电路设计的原因了，因为复杂电路都是由基本电路组成的。就像C语言设计一样，可以根据流程图将具体的功能设计实现，同样我们也可以根据流程图采用VHDL语言完成电路设计但是大部分同学看到这个流程图，还是不知道如何进行设计D和A构成了16位的寄存器计数器控制16位寄存器的移位操作什么时候加X，什么时候加0呢，则是通过判断A0为0或1来选择，所以它控制着选择器的选通信号加法器的两个操作数来自于选择器和部分积如何控制呢？假如使用普通高低电平信号控制行不行？假如高电平控制移位的话，移位一次就要发出一个高电平信号，平时又要变成低电平，否则将一直处于移位操作。设计的时候注意第一步分析模块功能第二步模块与其他模块的通信接口从端口看不出来实现了计数器的功能输出最低位数据用于乘法运算。乘法器数据相乘的过程，其实就是数据位相与的结果。0乘以任何数等于0,1乘以任何数等于任何数前面的一位乘法器中，仅考虑一位乘数，对于N位乘数，需要进行N-1次的加法和右移操作为了