基于FPGA的自主可控SOC设计 课件 第二讲 硬件描述语言VHDL设计.ppt

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYfull_adderISGENERIC（tpd：TIME：=10ns）；PORT（x，y，c_in:INSTD_LOGIC;Sum,c_out:OUTSTD_LOGIC);ENDfull_adder;1位全加器的结构描述程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYfull_adderISGENERIC（tpd：TIME：=10ns）；PORT（x，y，c_in:INSTD_LOGIC;Sum,c_out:OUTSTD_LOGIC);ENDfull_adder;ARCHITECTUREstructuralOFfull_adderISCOMPONENThalf_adderPORT（in1,in2:INSTD_LOGIC;sum,carry:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor_gatePORT（in1,in2:INSTD_LOGIC;out1:OUTSTD_LOGIC);ENDCOMPONENT;1位全加器的结构描述程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYfull_adderISGENERIC（tpd：TIME：=10ns）；PORT（x，y，c_in:INSTD_LOGIC;Sum,c_out:OUTSTD_LOGIC);ENDfull_adder;ARCHITECTUREstructuralOFfull_adderISCOMPONENThalf_adderPORT（in1,in2:INSTD_LOGIC;sum,carry:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor_gatePORT（in1,in2:INSTD_LOGIC;out1:OUTSTD_LOGIC);ENDCOMPONENT;或门声明半加器声明1位全加器的结构描述程序模块组合SIGNALa,b,c:STD_LOGIC;BEGINu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);ENDstructural;模块组合SIGNALa,b,c:STD_LOGIC;BEGINu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);ENDstructural;模块组合定义信号作为子模块之间的数据传递参数SIGNALa,b,c:STD_LOGIC;BEGINu1:half_adderPORTMAP(x,y,b,a);u2:half_adderPORTMAP(c_in,b,sum,c);u3:or_gatePORTMAP(c,a,c_out);ENDstructural;模块组合对于一个复杂的电子系统，可以将其分解为若干个子系统，每个子系统再分解成模块，形成多层次设计。