数电课程设计报告数字钟的设计.pdf

数电课程设计报告

第一章设计背景与要求

设计要求

第二章系统概述

设计思想与方案选择

各功能块的组成

工作原理

第三章单元电路设计与分析

各单元电路的选择

设计及工作原理分析

第四章电路的组构与调试

遇到的主要问题

现象记录及原因分析

解决措施及效果

功能的测试方法,步骤,记录的数据

第五章结束语

对设计题目的结论性意见及进一步改进的意向说明

总结设计的收获与体会

附图电路总图及各个模块详图

参考文献

第一章设计背景与要求

一．设计背景与要求

在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出

办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与

机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,

因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序

电路;

设计一个简易数字钟,具有整点报时和校时功能;

1以四位LED数码管显示时、分,时为二十四进制;

2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规

律表示秒计时;

3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停

1s,直到整点前一秒以高频响1s,整点时结束;

4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23

循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化;

二．设计要求

电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生

的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践

环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次

简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献

资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求;

第二章系统概述

设计思想与方案选择

方案一,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器

来实现数字中的时间显示;

方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51

进行编程来实现数字钟的时间显示;

由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较

多我们没学过的内容,所以选择方案一来实施;

简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,

而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由

校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通

过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时;

各功能块的组成

分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报

时电路模块,脉冲按键消抖动处理模块

工作原理

一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲

个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉

冲,电路主要由3个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制;

将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成

1Hz~10MHz8个10倍频脉冲信号;1Hz的脉冲作为秒计数器的输入,这样实现了一个基

本的计时装置;通过4位显示译码模块,可以显示出时间;时间的显示范围为00时00

分~23时59分;

二．当需要调整时间时,可使用数字钟的时校正和分校正进行调整,数字钟中

时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；

校正状态时都为5~10Hz的校正脉冲;这两种状态的切换由脉冲按键控制选择器的S

端来实现;为了更准确的设定时间,需要对脉冲按键进消抖动处理;

三．电路在整点前10秒钟内开始控制蜂鸣器报时,可采用数字比较器