Pkt Issue 模块修改其他模块以确保整体功能正常.pdfVIP

修改其他模块以确保整体功能正常

好的，我们将从PktIssue模块的当前版本开始，修改其他模块以确保整体功能正常。

集成到FastForward顶层模块中。

DFF模块

Verilog

moduleDFF(

inputclk,

inputreset,

input[127:0]laneθ_pkt_in_data,

input[4:0]lane0_pkt_in_ctrl,

inputlane0_pkt_in_vld,

input[127:0]lane1_pkt_in_data,

input[4:0]lane1_pkt_in_ctrl,

inputlane1_pkt_in_vld,

input[127:0]lane2_pkt_in_data,

input[4:0]lane2_pkt_in_ctrl,

inputlane2_pkt_in_vld,

input[127:0]lane3_pkt_in_data,

input[4:0]lane3_pkt_in_ctrl,

inputlane3_pkt_in_vld,

outputreg[127:0]ff_pkt_in_data[3:0],

outputreg[4:0]ff_pkt_in_ctrl[3:0],

outputregff_pkt_in_vld[3:0]

);

if(reset)begin

ff_pkt_in_data[0]=0;

ff_pkt_in_ctrl[0]=0;

ff_pkt_in_vld[0]=0;

ff_pkt_in_data[1]=0;

ff_pkt_in_ctrl[1]=0;

ff_pkt_in_vld[1]=0;

ff_pkt_in_data[2]=0;

ff_pkt_in_ctrl[2]=0;

ff_pkt_in_vld[2]=0;

ff_pkt_in_data[3]=0;

ff_pkt_in_ctrl[3]=0;

ff_pkt_in_vld[3]=0;

endelsebegin

end

end

endmodule

SequenceFIFO模块

Verilog

moduleSequenceFIFO(

inputwireclk,

inputwirereset,

inputwire[127:0]ff_pkt_in_data[3:0],

inputwire[4:0]ff_pkt_in_ctrl[3:0],

inputwireff_pkt_in_vld[3:0],

outputregfull,

outputregempty,

outputreg[127:0]data_out,

outputreg[4:0]ctrl_out,

outputreg[2:0]data_idx,

outputregdata_vld,

outputregbackpressure

);

reg[127:0]fifo_data[0:15];//数据缓冲区

reg[4:0]fifo_ctrl[0:15];//控制信号缓冲区

regfifo_data_vld[0:15];//有效位

reg[3:0]write_ptr;//写指针

reg[3:0]read_ptr;//读指针

reg[4:0]count;//缓冲区计数

//挤气泡排序逻辑

reg[127:0]sorted_data[3:0];

reg[4:0]sorted_ctrl[3:0];

regsorted_vld[3:0];

always@*begin