《电磁兼容技术及其应用》课件第4章.ppt

1)电路板的层叠

设计前应该确定电路板的一些参数，如预期的制造公差,在电路板上预期的绝缘常数,线宽和间距的允许误差、接地层和信号层的厚度和间距的允许误差。有了上述数据，就可以选择层叠了。注意，几乎每一个插入其他电路板或者背板的PCB都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层都有固定的厚度要求，这将会极大地约束最终层叠的数目。在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层(例如带状线)，但是实际上，必须经常使用外层进行所有或者部分高速节点的布线。要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层或如果根本就没有电源层，在设计时必须考虑SI问题。2)串扰和阻抗控制

来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决定信号线之间或者各类信号线之间的“安全”或预期间距(或者平行布线长度)。如果要将时钟到数据信号节点的串扰限制在100mV以内，却要信号走线保持平行，就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果设计中包含阻抗重要的节点(或者是时钟或者专用高速内存架)，就必须将布线放置在一层(或若干层)上以得到想要的阻抗。3)重要的高速节点

时延是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳SI质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指标。

4)技术选择

有些问题必须事先充分考虑。信号是点对点的还是一点对多抽头的？信号是从电路板输出还是留在相同的电路板上？允许的时延和噪声是多少？作为信号完整性设计的通用准则，转换速度越慢，信号完整性越好。在新型FPGA可编程技术或者用户定义SASIC中，可以找到驱动技术的优越性。采用这些定制(或者半定制)器件，会有很大的余地选定驱动幅度和速度。设计初期，要满足FPGA(或ASIC)设计时间的要求并确定恰当的输出选择，如果可能的话，还要包括引脚选择。在这个设计阶段，要从IC供应商那里获合适的仿真模型。为了有效地覆盖SI仿真，还需要一个SI仿真程序和相应的仿真模型。最后，在预布线和布线阶段应该建立一系列设计指南，它们包括目标层阻抗、布线间距、倾向采用的器件工艺、重点节点拓扑和端接规划。5)预布线阶段

预布线SI规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓扑范围(最小/最大长度、短线长度等)，然后运行每一个可能的仿真组合，分析时序和SI仿真结果，最好找到可以接受的数值范围。接着，将工作范围解释为PCB布线的布线约束条件。可以采用不同软件工具执行这种类型的“清扫”准备工作，布线程序能够自动处理这类布线约束条件。实际上，时序信息比SI结果更为重要，互连仿真的结果可以改变布线，从而调整信号通路的时序。在其他应用中，这个过程可以用来确定与系统时序指标不兼容的引脚或者器件的布局。此时，有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来说，此时还可以调整输出驱动的选择，以便改进SI设计或避免采用离散端接器件。6)布线后SI仿真

一般来说，SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。布线后SI仿真检查是严格的布线要求下所做的必要工作。现在，采用SI仿真引擎，完全可以仿真高速数字PCB(甚至是多板系统)，自动屏蔽SI问题并生成精确的“引脚到引脚”延迟参数。只要输入信号足够好，仿真结果也会一样好。这使得器件模型和电路板制造参数的精确性成为决定仿真结果的关键因素。7)后制造阶段

采取上述措施可以确保电路板的SI设计品质，在电路板装配完成之后，仍然有必要将电路板放在测试平台上，利用示波器或者TDR(时域反射计)测量，将真实电路板和仿真预期结果进行比较。每一种情况在实现时，电子设备的相互配置、方位、频率和工作时间由固定的参数来确定，而只有信号和干扰电平，以及描述其结构的量是随机的。对于这些条件，能够确定电磁兼容性破坏的概率(P1,f,T,r)(求出这些概率是统计无线电工程的任务)。破坏电磁兼容性的总概率为

如果考虑影响电磁兼容性的每一种因素，在使用即使是不很大的序号时，它们综合的总数量也是很大的，因而问题显得很复杂。(4.9.4)4.9.3电磁兼容性设计要点

电磁兼容问题可以分为两类。一类是电子电路、设备、系统在工作时由于相互干扰或受到外界的干扰，使其达不到预期技术指标，如装于机柜内的由微处理器构成的控制电路

受到装在同一个机柜内的马达的干扰的问题。另一类电磁兼容问题，设备虽然没有直接受到干扰的影响，