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同步fifo设计实验报告--第1页
课程设计报告
题目：同步FIFO的设计
姓名:贾安乐
学号：
学院：电子科学与应用物理学院
专业：电子科学与技术10-3
组员:徐健勋、兰伯章
指导老师：杨小平、杞宁
日期：
2014.12.15
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同步fifo设计实验报告--第1页
同步fifo设计实验报告--第2页
一．课程设计要求
1.课程设计的目的
通过运用Verilog语言编写程序，体会程序的逻辑性，掌握基本的程
序开发的注意事项。在实践中，学习掌握简单、周全的编程方法。
掌握较大工程的基本开发技能。
培养综合运用Modelsim，QuartusII工具进行硬件开发的能力。
培养数字系统设计的基本能力。
理解FIFO的定义与功能，掌握FIFO的Verilog编写方法。
2.课程设计的条件
FIFO的定义与功能
QuartusII仿真工具
3.课程设计的要求
FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据
缓存器，他与普通存储器的区别是没有外部读写地址线，这样使
用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数
据，其数据地址由内部读写指针自动加1完成，不能像普通存储
器那样可以由地址线决定读取或写入某个指定的地址。
使用Verilog语言和QuartusII仿真器完成同步FIFO的设计和验证。
使用QuartusII和SOPC实验箱验证设计的正确性。
Verilog代码要符合微电子中心编码标准。
4.Verilog语言
VerilogHDL是一种硬件描述语言（HDL:HardwareDescriptionLanguage），
是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑
电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilogs是由Gateway设计自动化公司的工程师于1983年末创立的。当
时Gateway设计自动化公司还叫做自动集成设计系统（AutomatedIntegrated
DesignSystems），1985年公司将名字改成了前者。该公司的菲尔莫比（·Phil
Moorby）完成了Verilog的主要设计工作。
1990年代初，开放Verilog国际（OpenVerilogInternational,OVI）组织（即
现在的Accellera）成立，Verilog面向公有领域开放。1992年，该组织寻求将
Verilog纳入电气电子工
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