序列发生器设计.pptVIP

*序列发生器设计序列发生器*数字系统中，常需要串行周期性信号；序列信号：按照特定顺序排列的串行数字信号；序列信号发生器：生成某个特定规则下的序列信号的电路。序列发生器的应用*序列发生器的应用广泛：例—M序列加密系统XEYEYX序列发生器的设计*移存型序列信号发生器；计数型信号发生器；序列信号发生器的结构：序列信号发生器的设计方法：根据给定的序列信号设计序列信号生成电路；根据序列长度M，选择长度为M的序列信号；移存型序列信号发生器*将给定的长度为M的序列信号，按移存规律，组成M个状态组合，完成状态转移；求出移位寄存器的串行输入激励函数，即可构成该序列信号的产生电路。例：设计产生序列信号为11000的发生器以移位寄存器作为主要存储部件；移存型序列信号发生器*状态转移表序号Q3Q2Q101101100200030014011移存型序列信号发生器*根据要求列真值表和状态图根据真值表画卡诺图，求次态方程；03Q1n+1=not(Q3n.Q2n)04检查系统能否自启动；05确定触发器类型和数目；06确定逻辑电路图；0102移存型序列信号发生器*entityshiftxuilieisport(clk:inbit; d:inbit; set:inbit; reset:inbit; q:outbit; nq:outbit);endshiftxuilie;architecturebehavioralofshiftxuilieiscomponentDtriggerport(clk:inbit; d:inbit; set:inbit; reset:inbit; q:outbit; nq:outbit);endcomponent;signalt0,t00,t01,t1,t10,t11,t2,t20,t21,t3,t4,t5:bit:=0;beginU1:Dtriggerportmap(clk,t0,set,reset,t00,t01); U2:Dtriggerportmap(clk,t00,set,reset,t10,t11); U3:Dtriggerportmap(clk,t10,set,reset,t20,t21); t0=t11andt21; q=t20; nq=nott20;endbehavioral;序列发生器的功能仿真波形的建立*计数型序列信号发生器*213以同步计数器为基础；例：设计产生序列信号为1111000100的发生器；序列长度M=10，选用一个模10的同步计数器计数型序列信号发生器*Q3Q2Q1Q0F00001000110010100111010000101001100011111000010010F=(not(Q3)andnot(Q2))or(Q1andQ0)计数型序列信号发生器*libraryieee;useieee.std_logic_1164.all;use;use;entitycounterxuelieisport(clk:instd_logic; clr:instd_logic; f:outstd_logic; q:outstd_logic_vector(3downto0));endcounterxuelie;architecturebehavioralofcounterxuelieissignalq0:std_logic_vector(3downto0);signaltemp1,temp2,temp3:std_logic;beginprocess(clk,clr)beginif(clr=0)thenq0=0000;elsif(clkeventandclk=1)then if(q0=1001)then q0=0000; else q0=q0+1; endif;endif;endprocess; q=q0;temp1=(notq0(3))and(notq0(2));temp2=q0(1)andq0(0);temp3=(nottemp1)and(nottemp2);f=