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1.概述：
基本要求设计FPGA逻辑，实现一一个DDS波形发生器，产生一个10kHz
的三角函数信号。硬件基于友晶公司DE0实验板，逻辑开发基于Altera公司
的QuartusII13.1开发工具，逻辑仿真均使用Mentor公司的-
Altera13.1仿真工具
2.实现原理
为了完成实验的基本要求，整个系统应该由DDS相位累加器、DDS波宇
储器ROM组成。
3.实现方法
逻辑设计分为DDS相位累加器模块
DDS相位累加器由加法器和累加寄存器构成，每来1个时钟脉冲，加法
器将频率控制与累加寄存器当前的票加相位数据相加，并将结果存入累加寄
存器。这里选取的加法器累加寄存器位数为26位。频率控制字的计算方法为
DDS频率控制字=2相位累加器位数期望输出频率系统时钟频率(3-2DEO
开发板上的系统时钟频率为50MHz，当期望输出频率为10kHz时，根据式
3.2以计算得到应该设置的DDS频率控制字约为13422(十六进制数为346E)。
DDS波形器模块
DDS波形器ROM可以使用MegaWizardPlug-InManager直接生
成，这里选择油形数据输出量化位数为10位;ROM深度为1024，即ROM
中的一个周期波形数据的点数为1024个，DDS相位累加器输出的高10
位作为ROM的输入地址。由于需要对ROM进行初始化(即将输出波形的一
一个周期的1024点数据在ROM中)。
顶层逻辑模块。
4.实现过程
DDS相位累加器模块:
libraryIEEE;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_arith.all;
useIEEE.std_logic_unsigned.all;
entityDDS_PHASE_ACCUMULATORis
port(
i_sys_clk:inSTD_LOGIC;
i_sys_rst:inSTD_LOGIC;
i_dds_phase_accumulator_word:inSTD_LOGIC_VECTOR(25downto0);
o_dds_phase_accumulator:outSTD_LOGIC_VECTOR(25downto0)
);
endentityDDS_PHASE_ACCUMULATOR;
architecturebehaviorofDDS_PHASE_ACCUMULATORis
signalr_dds_phase_accumulator:STD_LOGIC_VECTOR(25downto0);
begin
process(i_sys_rst,i_sys_clk)
begin
if(i_sys_rst=1)then
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