原理图与宏功能模块设计.ppt

存储器模块设计举例ROM（ReadOnlyMemory，只读存储器）是存储器的一种，利用FPGA可以实现ROM的功能，但其不是真正意义上的ROM，因为FPGA器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。QuartusII提供的参数化ROM是lpm_rom，下面用一个乘法器的例子来说明它的使用方法，这个例子使用lpm_rom构成一个4位×4位的无符号数乘法器，利用查表方法完成乘法功能。数据线、地址线宽度设置设计全加器顶层文件连接好的全加器原理图f_adder.bdff_adder.bdf工程设置窗将设计项目设置成工程和时序仿真加入本工程所有文件将设计项目设置成工程和时序仿真全加器工程f_adder的仿真波形将设计项目设置成工程和时序仿真QuartusII的优化设置1.Setting设置在QuartusII软件菜单栏中选择“Assignments”中的“Setting…”就可打开一个设置控制对话框。可以使用Setting对话框对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。Settings对话框分析与综合设置AnalysisSynthesisSettings项中包含有四个项目：VHDLInputVerilogHDLInputDefaultParametersSynthesisNetlistOptimization作为QuartusII的编译模块之一，AnalysisSynthesis包括QuarutsIIIntegratedSynthesis集成综合器，完全支持VHDL和VerilogHDL语言，并提供控制综合过程的选项。支持Verilog-1995标准（IEEE标准1364-1995）和大多数Verilog-2001标准（IEEE1364-2001），还支持VHDL1987标准（IEEE标准1076-1987）和VHDL1993标准（IEEE标准1076-1993）。Setting对话框的FitterSettings页指定控制时序驱动编译和编译速度的选择，如下图所示。3.优化布局布线FitterSettings选项页moreFitterSettings选项页在CompilationReport中查看适配结果在TimingClosureFloorplan中查看适配结果在ChipEditor中查看适配结果4.3QuartusII的时序分析全程编译前时序条件设置界面“MoreSettings…”中的设置时序分析结果4.4宏功能模块设计添加标题添加标题添加标题Megafunctions库Maxplus2库Primitives库4.4.1Megafunctions库Megafunction库是Altera提供的参数化模块库。从功能上看，可以把Megafunction库中的元器件分为：算术运算模块（arithmetic）逻辑门模块（gates）储存模块（storage）IO模块（I/O）算数运算模块库lpm_mult能模块。lpm_mult的基本参数已在下表中给出。下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功（1）调用lpm_multlpm_mult参数设置输入输出位宽设置乘法器类型设置（3）编译仿真8位有符号乘法器电路1功能仿真波形28.1.2逻辑门库I/O模块库I/O模块库锁相环模块设计举例参数化锁相环宏模块altpll以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明altpll的应用。（1）输入altpll宏功能模块选择芯片和设置参考时钟锁相环控制信号设置输入时钟设置（2）编译和仿真锁相环电路功能仿真波形存储模块库EDA技术与VHDL设计第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.1QuartusII原理图设计QuartusII的优化设置QuartusII的时序分析宏功能模块设计4.24.34.4基于QuartusII进行EDA设计开发的流程4.1QuartusII原理图设计输入设计项目和存盘元件输入对话框为本项工程设计建立文件夹将所需元件全部调入原理图编