北京工业大学《数字逻辑》2021-2022学年期末试卷.docVIP

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北京工业大学《数字逻辑》

2021-2022学年期末试卷

题号

一

二

三

总分

得分

批阅人

一、单选题（本大题共20个小题，每小题2分，共40分．在每小题给出的四个选项中，只有一项是符合题目要求的．）

1、数字逻辑中的寄存器可以用于存储数据和移位操作。一个双向移位寄存器，在时钟上升沿到来时，可以进行左移和右移操作。如果当前寄存器的值为1010，控制信号为左移，输入为1，时钟上升沿到来后，寄存器的值会变成什么？

A.0101。

B.1101。

C.不确定。

D.根据其他因素判断。

2、对于一个同步时序逻辑电路，时钟脉冲的作用是？

A.决定电路的状态转换时刻

B.改变电路的输入信号

C.控制电路的输出信号

D.以上都不是

3、在数字电路中，使用译码器和与门实现逻辑函数，若译码器的输出有高电平也有低电平，那么最终的输出由什么决定？

A.与门的输入

B.译码器的输入

C.与门的输出

D.以上都不对

4、已知一个计数器的计数模为16，若要实现一个模为8的计数器，可以通过？

A.改变计数器的时钟频率

B.对计数器的输出进行适当的反馈

C.增加计数器的位数

D.以上都不对

5、在数字逻辑设计中，寄存器可以存储数据。一个8位寄存器，能够存储的最大二进制数是多少？

A.255。

B.256。

C.不确定。

D.根据寄存器的类型判断。

6、在数字电路中，下列哪种逻辑门的输出不仅取决于当前的输入，还取决于之前的输出状态？

A.与门

B.或门

C.非门

D.触发器

7、在数字系统中，能够根据控制信号从多个输入数据中选择一个输出的电路是？

A.编码器

B.译码器

C.数据选择器

D.数据分配器

8、在数字系统中，要实现一个8位的数值比较器，可以使用多个：

A.半加器

B.全加器

C.编码器

D.比较器

9、对于一个由多个逻辑门组成的电路，已知输入信号A、B、C的变化顺序为000-001-010-011，输出信号的变化顺序为1-0-1-0，该电路实现的是什么逻辑功能？

A.与

B.或

C.非

D.异或

10、在数字逻辑中，已知一个逻辑函数的卡诺图，如何判断该函数是否可以化简？

A.观察是否有相邻的1格

B.观察是否有相邻的0格

C.观察是否有对称的1格

D.以上都不对

11、对于一个用VHDL描述的数字逻辑电路，以下哪种数据类型通常用于表示二进制数？

A.integer

B.std_logic_vector

C.bit

D.boolean

12、在数字逻辑设计中，如何用卡诺图化简一个六变量的逻辑函数？

A.将逻辑函数表示为卡诺图中的方格，通过合并相邻的方格化简逻辑函数。

B.将逻辑函数表示为卡诺图中的线条，通过连接线条化简逻辑函数。

C.不确定。

D.卡诺图不能用于六变量逻辑函数的化简。

13、对于一个异步时序电路，其状态转换取决于什么？

A.输入信号和时钟信号

B.仅输入信号

C.仅时钟信号

D.以上都不是

14、对于一个由D触发器构成的计数器，若要实现模5计数，至少需要几个D触发器？

A.2

B.3

C.4

D.5

15、在数字逻辑电路中，移位寄存器可以实现数据的移位操作。一个8位左移寄存器，当输入为特定的二进制数时，经过多次时钟脉冲后，输出会发生什么变化？

A.输出的数据依次向左移动。

B.输出的数据依次向右移动。

C.不确定。

D.输出的数据保持不变。

16、在组合逻辑电路中，消除竞争冒险的方法不包括：

A.接入滤波电容

B.增加冗余项

C.引入选通脉冲

D.提高电源电压

17、已知一个数字系统的时钟频率为50MHz，要实现一个周期为40ns的信号，需要经过几级计数器分频？

A.2

B.3

C.4

D.5

18、在数字系统中，若要将一个8位的二进制补码表示的数转换为原码，以下哪个步骤是正确的？

A.先取反，再加1

B.直接取反

C.先减1，再取反

D.以上都不对

19、在数字逻辑设计中，如何用逻辑门实现一个3输入的与非门？

A.可以用与门和非门组合实现。

B.可以用或门和非门组合实现。

C.不确定。

D.与非门不能用其他逻辑门实现。

20、在组合逻辑电路设计中，要实现一个两输入异或逻辑功能，如果用与非门和或非门来实现，最少需要几个门？

A.3

B.4

C.5

D.6

二、简答题（本大题共4个小题，共40分)

1、（本题10分）深入分