寄存器与计数器.pptVIP

6.2.2异步非2n进制计数器图6-15异步3进制加计数器电路异步3进制加计数器以异步4进制加计数器为基础构成,实现这一点，必须使用带异步清零端的触发器。异步3进制加计数器输出波形：任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即采用“反馈清零”法。图6-18异步6进制加计数器电路22进制同步加计数器电路0122进制同步减计数器电路0223进制同步加计数器电路0323进制同步减计数器电路04同步2n进制计数器电路的构成方式05同步5进制加计数器电路06同步10进制加法计数器电路07主要内容：6.3同步n进制计数器6.3.1同步2n进制计数器同步22进制计数器图6-19同步22进制加计数器电路图6-20图6-19中计数器的输出波形同步23进制计数器图6-21同步23进制加计数器电路图6-22图6-21中计数器的输出波形同步2n进制计数器根据上面介绍的同步22进制及23进制计数器电路，同步2n进制计数器电路的构成具有一定的规律，可归纳如下：同步2n进制计数器由n个JK触发器组成；各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1，其它触发器的输入信号由计数方式决定。如果是加计数器则为：如果是减计数器则为：同步非2n进制计数器的电路构成没有规律可循，下面通过两个例子说明它们的构成方法。采用3个JK触发器构成该计数器。同步5进制加法计数器的计数状态真值表如表6-7所示，同步5进制加法计数器下面通过“观察”法确定各个触发器的输入信号。6.3.2同步非2n进制计数器图6-24同步5进制加法计数器J0＝K0＝1J1＝K1＝J2＝K2＝Q0Q1J3＝K3＝Q0Q1Q2＋Q0Q32．同步10进制加法计数器采用4个JK触发器构成该计数器。同步10进制加法计数器的计数状态真值表如表6-8所示，采用与上面类似的方法，确定各个触发器的输入信号。图6-25同步10进制加计数器电路同步二进制加计数器74LS161的逻辑功能1采用74LS161构成小于十六的任意进制同步加法计数器2同步十进制加/减计数器74LS192的逻辑功能3采用74LS192构成小于十的任意进制同步加/减计数器4采用74LS93构成小于十六的同步十进制加/减计数器74LS192的逻辑功能5异步十进制加法计数器74LS90的逻辑功能6采用74LS90构成小于十的任意进制8421BCD码加计数器7采用74LS90构成小于十的任意进制5421BCD码加计数器8采用两片74LS161构成小于256的任意进制加法计数器9采用两片74LS90构成小于100的任意进制加法计数器10主要内容：6.4集成计数器6.4.1集成同步二进制计数器图6-25集成计数器74LS161引脚图和逻辑符号其产品多以四位二进制即十六进制为主，下面以典型产品74LS161为例讨论。异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3～Q0等于计数器的预置端数据D3～D0。74LS161具有以下功能：加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为0000～1111。该功能为它的最主要功能。01数据保持。当CLR=1、LD=1，且ET·EP=0时，无论有没有时钟脉冲，计数器状态将保持不变。02解：（1）反馈清零法例6-4用74LS161构成十二进制加法计数器。（2）反馈置数法00016.4.2集成同步非二进制计数器其产品多以BCD码为主，下面以典型产品74LS192为例讨论。74LS192具有以下功能：(1)CLR=1时异步清零，它为高电平有效。(2)CLR=0（异步清零无效）、LD=0时异步置数。(3)CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。CLR=0，LD=1且加法时钟CPU＝1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：1001～0000。CLR=0，LD=1，且CPU＝1，CPD=1时，计数器输出状态保持不变。例6-5利用反馈置数法，用74LS192构成七进制加法计数器。（要求采用两个不同的预置数据输入：0000和0010。）解：74LS192在加计数模式下的状