第11章--Verilog行为建模.pptxVIP

第11章Verilog行为建模学习内容：行为建模的根本概念Verilog中高级编程语言结构如何使用连续赋值RTL描述方式是行为描述方式的子集。在本章中的综合部分将详细介绍哪些行为级结构同样可以用于RTL描述。注：

行为描述行为级描述是对系统的高抽象级描述。在这个抽象级，注重的是整个系统的功能而不是实现。Verilog有高级编程语言结构用于行为描述，包括：wait,while,ifthen,case和foreverVerilog的行为建模是用一系列以高级编程语言编写的并行的、动态的过程块来描述系统的工作。在每一个时钟上升沿，若Clr不是低电平，置Q为D值，置Qb为D值的反DFF无论何时Clr变低置Q为0，置Qb为1

过程(procedural)块过程块是行为模型的根底。过程块有两种：initial块，只能执行一次always块，循环执行过程块中有以下部件过程赋值语句：在描述过程块中的数据流高级结构〔循环，条件语句〕：描述块的功能时序控制：控制块的执行及块中的语句。

过程赋值(proceduralassignment)在过程块中的赋值称为过程赋值。在过程赋值语句中表达式左边的信号必须是存放器类型〔如reg类型〕在过程赋值语句等式右边可以是任何有效的表达式，数据类型也没有限制。如果一个信号没有声明那么缺省为wire类型。使用过程赋值语句给wire赋值会产生错误。moduleadder(out,a,b,cin);inputa,b,cin;output[1:0]out;wirea,b,cin;reghalf_sum;reg[1:0]out;always@(aorborcin)beginhalf_sum=a^b^cin;//OKhalf_carry=ab|a!bcin|!abcin;//ERROR!out={half_carry,half_sum};endendmodulehalf_carry没有声明

过程时序控制在过程块中可以说明过程时序。过程时序控制有三类：简单延时(#delay)：延迟指定时间步后执行边沿敏感的时序控制：@(signal)在信号发生翻转后执行。可以说明信号有效沿是上升沿(posedge)还是下降沿(negedge)。可以用关键字or指定多个参数。电平敏感的时序控制：wait(expr)直至expr值为真时〔非零〕才执行。假设expr已经为真那么立即执行。modulewait_test;regclk,waito,edgeo;initialbegininitialbeginclk=0;edgeo=0;waito=0;endalways#10clk=~clk;always@(clk)#2edgeo=~edgeo;alwayswait(clk)#2waito=~waito;endmodule

简单延时在testbench中使用简单延时〔#延时〕施加鼓励，或在行为模型中模拟实际延时。modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;regout;always@(sloraorb)if(!sl)#10out=a;//从a到out延时10个时间单位else#12out=b;//从b到out延时12个时间单位endmodule在简单延时中可以使用模块参数parameter:moduleclock_gen(clk);outputclk;regclk;parametercycle=20;initialclk=0;always#(cycle/2)clk=~clk;endmodule

边沿敏感时序时序控制@可以用在RTL级或行为级组合逻辑或时序逻辑描述中。可以用关键字posedge和negedge限定信号敏感边沿。敏感表中可以有多个信号，用关键字or连接。modulereg_adder(out,a,b,clk);inputclk;input[2:0]a,b;output[3:0]out;reg[3:0