组合逻辑电路.pptVIP

第二篇数字电路和系统;组合逻辑电路;组合逻辑电路设计一般方法;复杂组合逻辑电路设计;234二进制加法器;半加器的电路实现;半加器的电路实现;半加器的电路实现;半加器符号;全加器;最小项之和式;全加器电路符号;四位串行进位全加器;四位超前进位全加器;超前进位表达式和实际电路;;8/3根本编码器的电路实现;中规模集成编码器;二—十进制优先编码器;编码输入;编码输入;中规模(MSI)集成74LS147型的二—十进制优先编码器;2.3.2译码器;二位二进制译码器;2/4译码器电路图和电路符号;中规模集成双2/4译码器74LS139管脚图和电路符号;集成3/8译码器----74LS138型译码器;译码器的扩展;译码器的扩展;二—十进制译码器;点阵式显示器;半导体数码管(LED);分段式液晶显示器(LCD);例：试用“非”门和“或非”门设计一个8421BCD码输入的驱动共阴七段半导体数码管的二一十进制译器;画出7个输出的7张卡诺图，注意利用无关项;电路图;异或门驱动液晶显示器的电路;2.3.3数值比较器;四位数值比较器;比较过程图示;四位数值比较器简化真值表;输出逻辑函数表达式;数据选择器;4/1数据选择器;数据选择器的扩展;数据分配器;1/4分配器;;2.3.6奇偶校验器;8位奇偶校验电路;奇偶校验检测数据传送正确性的电路;补充：一般组合逻辑电路的设计;应用数据选择器设计一般组合逻辑电路;应用多路选择器实现一般逻辑函数;例：试用一片74LS151型八选一数据选择器实现函数;例：用74HC253双四选一数据选择器实现的全加器和全减器电路;应用译码器设计一般组合逻辑电路;译码器的应用;应用专用MSI设计一般组合逻辑电路;应用门电路设计一般组合逻辑电路;2．3．7可编程逻辑器件设计组合逻辑电路;低密度可编程逻辑器件分类;低密度PLD器件的结构特性;组合型PAL--低有效输出的固定结构;组合型PAL--可编程I/O结构;组合型PAL--可编程极性输出的固定结构;典型器件PAL16P8的局部逻辑图;开发低密度PLD器件的过程;例，试用组合型PAL器件PAL18P8设计一个四位二进制比较器;MODULEcomp4flag-r3 定义模块，逻辑函数采用三级简化

IC1DEVICEP18P8; 定义器件为PAL18P8

a3,a2,a1,a0pin1,3,5,7; 定义输入信号管脚

b3,b2,b1,b0pin2,4,6,8; 定义输入信号管脚

AEB,AGB,ALBpin14,13,12; 定义输出信号管脚

E3,E2,E1,E0pin19,18,17,16; 设置中间变量

A=[a3,a2,a1,a0]; 定义集合

B=[b3,b2,b1,b0];

E=[E3,E2,E1,E0];

equations 用逻辑方程描述逻辑功能

E=!(A$B);

AEB=E3E2E1E0;

AGB=!b3a3#!b2a2E3#!b1a1E3E2#!b0a0E3E2E1;

ALB=!a3b3#!a2b2E3#!a1b1E3E2#!a0b0E3E2E1;

test_vectors([A,B]-[AEB,AGB,ALB]) 测试矢量，用于抽检逻辑功能描述的正确性

[3,3]-[1,0,0]; 测试相等

[13,15]-[0,0,1]; 测试A小于B

[3,4]-[0,0,1];

[11,9]-[0,1,0]; 测试A在大于B

[15,3]-[0,1,0];

END;开发软件编译、逻辑简化后的结果