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数字频率计设计与仿真

组员：周若华

刘金凯

数字频率计

用一个稳定的频率源作为基准时钟，对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，也就是称闸门时间

为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的

频率值就越准确。

数字频率计

因为在电脑上仿真，所以这里用基准时钟clk来测量

被测时钟clk1。clkclk1在仿真波形文件里设定

步骤

1、先产生一个持续时间为一秒的的闸门信号

2、获取7位十进制计数器的计数脉冲

3、对被测信号计脉冲数

4、把7位十进制计数器有效的高4位数据送入码寄存器

bcd0~3，然后动态显示

5、译码

频率计源代码

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitypljis

port(start:instd_logic;--复位信号

clk:instd_logic;--系统时钟

clk1:instd_logic;--被测信号

yy1:outstd_logic_vector(7downto0);--八段码

w1:outstd_logic_vector(3downto0));--数码管位选信号

endplj;

architecturebehavofPLjis

signalb1,b2,b3,b4,b5,b6,b7:std_logic_vector(3downto0);--十进制计数器

signalbcd:std_logic_vector(3downto0);--BCD码寄存器

signalq:integerrange0to--秒分频系数

signalqq:integerrange0to499999;--动态扫描分频系数

signalen,bclk:std_logic;--使能信号，有效被测信号

signalsss:std_logic_vector(3downto0);--小数点

signalbcd0,bcd1,bcd2,bcd3:std_logic_vector(3downto0);寄存7位十位计数器中

有效的高4位数据

begin

second:process(clk)产生一个持续时间为一秒的的闸门信号

begin

ifstart=1thenq=0;

elsifclkeventandclk=1then

ifthenq=q+1;

elseq

endif;

endif;

ifandstart=0thenen=1;

elseen=0;

endif;

endprocess;

and2:process(en,clk1)获取7位十进制计数器的计数脉冲

begin

bclk=clk1anden;

endprocess;

com:process(start,bclk)完成对被测信号计脉冲数

begin

ifstart=1then

b1=0000;b2=0000;b3=0000;b4=0000;b5=0000;b6=0000;b7=0000;

elsifbclkeventandbclk=1then

ifb1=1001thenb1=0000;

ifb2=1001thenb2=0000;

ifb3=1001thenb3=0000;

ifb4=1001thenb4=0000;

ifb5=1001THENb5=0000;