微机接口第04章(外部特性).pptxVIP

2第4章微处理器外部特性教学重点最小组态下的引脚信号和总线形成最小组态下的总线时序IBMPC总线

4.18088的引脚信号和总线形成有效电平——指起作用的有效信号电平:高/低电平；上升/下降边沿有效4三态能力——输出正常的低电平、高电平外，还可以输出高阻的第三态5外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：1引脚功能——指引脚信号的定义、作用；通常采用英文单词或其缩写表示2信号流向——指信号是从芯片向外输出，还是从外部输入芯片，抑或是双向的3

两种组态构成两种不同规模的应用系统01最小组态模式02构成小规模的应用系统038088本身提供所有的系统总线信号04最大组态模式05构成较大规模的应用系统，例如可以接入数值协处理器8087068088和总线控制器8288共同形成系统总线信号074.1.18088的两种组态模式

4.1.18088的两种组态模式（续）引脚MN/-MX——接低电平为最大组态模式引脚MN/-MX——接高电平为最小组态模式IBMPC/XT机采用最大组态模式本书以最小组态展开基本原理两种组态通过MN/-MX引脚信号进行选择两种组态下的内部操作并没有区别010203040506

8088的引脚12345678910111213141516171819204039383736353433323130292827262524232221GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6-SS0(HIGH)MN/-MX-RDHOLD(-RQ0/-GT0)HLDA(-RQ1/-GT1)-WR(-LOCK)IO/-M(-S2)DT/-R(-S1)DEN(-S0)ALE-INTA-TESTREADYRESET8088

数据和地址线读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 4.1.2最小组态的引脚信号

在访问存储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或I/O端口的低8位地址A7～A003其他时间用于传送8位数据D7～D004AD7～AD0（Address/Data）01地址/数据分时复用引脚，双向、三态021.数据和地址引脚

A15～A8（Address）01中间8位地址引脚，输出、三态02在访问存储器或外设时，提供20位地址中中间8位的地址A15～A8031.数据和地址引脚（续1）

地址/状态分时复用引脚，输出、三态02在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用）04A19/S6～A16/S3（Address/Status）01这些引脚在访问存储器的第1个时钟周期输出高4位地址A19～A1603其他时间输出状态信号S6～S3051.数据和地址引脚（续2）

ALE（AddressLatchEnable）1地址锁存允许，输出、三态、高电平有效2ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息3由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来42.读写控制引脚

IO/-M（InputandOutput/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址2.读写控制引脚（续1）

WR（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据2.读写控制引脚（续2）

2.读写控制引脚（续3）IO/-M、-WR和-RD是最基本的控制信号3者组合后，可产生4种基本的总线操作（周期）总线周期IO/-M-WR-RD存储器读低高低存储器写低低高I/O读高高低I/O写高低高IO/-M、-WR和-RD信号的组合

01READY02存储器或I/O口就绪，输入、高电平有效03在总线操作周期中，8088CPU会在第3个时钟周期（T3）的前沿测试该引脚04如果测到高有效，CPU直接进入第4个时钟周期（T4）05如果测到无效，CPU将插入等待周期Tw06CPU在等待周期中仍然要监测READY信号，有效则