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Pentium微处理器引脚信号及功能

Pentium微处理器采用PGA封装形式，共有237个引脚信号，其中包括29个地址引脚信号，64个数据引脚信号，75个控制引脚信号，69个VCC、VSS和NC空脚。Pentium微处理器的引脚信号如下图。按功能可分为地址总线、数据总线和控制总线三大类。其中控制总线又分为总线周期定义、总线控制、总线仲裁、高速缓存、中断、错误检测和系统管理模式等引脚信号。

1．时钟信号

???CLK〔clock〕：时钟信号，为CPU提供根本的定时信号。

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2．地址总线〔addressbus〕

A31～A3〔address〕：32位地址总线，三态、输出，用于定义存储器和I/O端口地址。

〔byteenable〕：字节允许信号，低电平有效。

A31～A3和构成32位地址总线，可寻址4GB的内存空间和64KB的I/O空间。4GB的内存空间分为八个512MB的存储体，每个存储体分别由字节允许信号选通，当i〔i＝0～7〕有效时，选择相应的存储体，然后由A31～A3选择相应的字节进行读/写操作。寻址I/O空间时，只有A15～A3和i〔i＝0～7〕有效，寻址64KB的I/O空间。

〔addressbit20mask〕：第20位地址屏蔽信号，输入，低电平有效。当有效时，将屏蔽A20及以上地址，使Pentium微处理器仿真8086CPU的1MB存储器地址。只有在CPU工作在实模式下才有意义。

AP〔addressparity〕：地址奇偶校验位，双向，高电平有效，指示地址总线A31～A3上偶检验信息。

〔addressparitycheck〕：地址奇偶位检测，输出，低电平有效，指示微处理器检测到询问周期地址总线奇偶错。Pentium微处理器对地址总线增加了奇偶校验功能，它输出的地址信号A31～A3会产生一个奇偶校验位，在AP信号线上输出，存储器子系统可据此对地址进行校验。在询问周期中，要对请求的地址进行校验操作，分别由和AP输入外部地址有效和奇偶校验信息。如果发现奇偶校验错误，那么在信号线上输出低电平。

?3．数据总线〔databus〕

D63～D0〔datalines〕：64位双向数据总线，可以传输8位、16位、32位和64位数据。

DP7～DP0〔dataparity〕：数据奇偶校验信号，双向。DP7～DP0分别对应64位数据中字节7～字节0的校验位，即DP7对应D63～D56，DP0对应D7～D0。

〔paritycheck〕：奇偶校验状态信号，输出，低电平有效。当低电平时，表示CPU在上一个读周期采样的数据奇偶校验出错。

〔parityenable〕：奇偶校验允许信号，输入，低电平有效，用来规定在发生校验时，是否进行异常处理。假设为低电平，且控制存放器CR4的MCE位为1，那么出现校验错误时，微处理器将会自动执行异常处理。

4．总线周期定义〔buscycledefinition〕

读/写信号、存储器或I/O访问信号、数据/控制信号、总线锁定信号与80486微处理器中这些信号功能相同。

SCYC〔splitcycle〕：分隔周期信号，输出，高电平有效，用于总线锁定周期，表示未对齐操作锁定周期期间有两个以上的周期被锁定。

〔cache〕：可高速缓存信号，输出，低电平有效。在读总线周期，有效说明从存储器读出的数据可送入高速缓冲存储器。当为高电平时，即使cache控制信号有效，对读回的数据也不进行缓存。在写总线周期，有效说明写操作对片内高速缓冲存储器中被修改的数据执行突发式回写操作。?

由,?,?,?和信号定义的总线周期

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5．总线控制〔buscontrol〕

Pentium微处理器中地址选通信号、突发就绪信号与80486微处理器中这些信号功能相同。

〔nextaddress〕：下一个地址信号，输入，低电平有效，用于形成流水线式总线周期。为低电平有效时，说明即使当前总线周期还没有完成，外部存储系统已经准备就绪，将下一个地址输出到总线上，用以开始一个新的总线周期。

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6．高速缓存控制〔cachecontrol〕

Pentium微处理器中的地址保持请求信号AHOLD、页面通写控制信号PWT、页面高速缓存禁止信号PCD、高速缓存允许信号、高速缓存去除信号与80486微处理器中这些信号功能相同。

〔externaladdress〕：外部地址有效信号，输入，低电平有效。当有效时，产生一个询问周期。

〔writeback/writethrough〕：回写/通写方式信号，输入。为高电平，对片内数据cache行采用回写方式，为低电平，那么采用通写方式。

〔hit〕：询问周期命中信号，输出，低电平有效。

〔hittoamodifiedline〕：命中数据cache的修改行信号，输