FPGA入门：FPGA设计者入门必备!.docVIP

FPGA入门：FPGA设计者入门必备！

电子发烧友网：在我看来，想要成为一名合格的FPGA设计者，需要掌握很多知识和技巧。本文就针对FPGA设计入门者需要掌握的根本功及设计原那么展开分析，希望对大家有帮助。

一.5大根本功

最根本的5项是：仿真、综合、时序分析、调试、验证。对于FPGA设计者来说，在练好这5项根本功的同时也能够加强相应的EDA工具的使用熟练程度。

1.仿真：Modelsim,QuartusII(SimulatorTool)

2.综合：QuartusII(CompilerTool,RTLViewer,TechnologyMapViewer,ChipPlanner)

3.时序：QuartusII(TimeQuestTimingAnalyzer,TechnologyMapViewer,ChipPlanner)

4.调试：QuartusII(SignalTapIILogicAnalyzer,VirtualJTAG,AssignmentEditor)

5.验证：Modelsim,QuartusII(TestBenchTemplateWriter)

掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项根本功是相辅相成的。

对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。

练好仿真、综合、时序分析这3项根本功，对于学习“HDL语言的可综合子集”有如下帮助：

1.通过仿真，可以观察HDL语言在FPGA中的逻辑行为。

2.通过综合，可以观察HDL语言在FPGA中的物理实现形式。

3.通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。

对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。

1.搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。

2.全面的仿真验证可以减少FPGA硬件调试的工作量。

3.把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计工程的维护。

FPGA设计者的这5项根本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项根本功。对这5项根本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。

二.FPGA设计原那么

1.硬件设计根本原那么

(1)速度与面积平衡和互换原那么：

一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约;

反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个*作模块，对整个设计采用“乒乓*作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。

(2)硬件原那么：理解HDL本质

(3)系统原那么：整体把握

(4)同步设计原那么：设计时序稳定的根本原那么

2.Verilog作为一种HDL语言，对系统行为的建模方式是分层次的。比拟重要的层次有系统级(system)、算法级(Algorithm)、存放器传输级(RTL)、逻辑级(Logic)、门级(Gate)、电路开关级(Switch)。

3.实际工作中，除了描述仿真测试鼓励(Testbench)时使用for循环语句外，极少在RTL级编码中使用for循环，这是因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用存放器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费。一般常用case语句代替。

4.if…else…和case在嵌套描述时是有很大区别的，

if…else…是有优先级的，一般来说，第一个if的优先级最高，最后一个else的优先级最低。

而case语句是平行语句，它是没有优先级的，而建立优先级结构需要消耗大量的逻辑资源，所以能用case的地方就不要用if…else…语句。

补充：1.也可以用if…;if…;if…;描述不带优先级的“平行”语句。

5.FPGA一般触发器资源比拟丰富，而CPLD组合逻辑资源更丰富。